ISE工具時(shí)序約束主要約束主要包括周期約束,pad to pad 約束和偏移約束：
(1)周期約束的計(jì)算如下圖所示：
(2)pad to pad 約束是存粹的組合邏輯約束；
(3)偏移約束主要包括輸入偏移和輸出偏移，規(guī)定了外部時(shí)鐘和數(shù)據(jù)與輸入輸出管腳之間的時(shí)序關(guān)系，不是用來約束內(nèi)部邏輯的；
下面介紹周期約束的概念：
周期〈Period）約束的對象是該時(shí)鐘所驅(qū)動的所有同步元件之間的路徑，但是不會覆蓋如圖1所示的A、B、C和D路徑，以及輸入引腳到輸出引腳〈純組合邏輯〉、輸入引腳到悶步元件、同步元件到輸出引腳，還有Clk1到Clk2之間的異步路徑，
在進(jìn)行周期Period約柬之前，需要對電路的
時(shí)鐘周期進(jìn)行估計(jì)，不要便用過松或過緊的約束。設(shè)討內(nèi)部電路所能達(dá)到的最南運(yùn)行頻率取決于同步元件本身的建立保持時(shí)間，以及同步元件之間的邏輯和布線延
遲。雖然布線延時(shí)無法估計(jì)，但邏輯延時(shí)應(yīng)該可以大致估計(jì)，如圖2所示。通常可以根據(jù)邏輯延時(shí)和布線延時(shí)各占40％和60％的比例來判斷將要設(shè)置的周期約束
對于當(dāng)前的設(shè)計(jì)是否現(xiàn)實(shí)或合理。
圖1 周期約束所達(dá)到的范圍
圖2 估算邏輯之間的延時(shí)
通過約束編輯器的文本編輯窗口，可以采用以下兩種方式的UCF語句來做時(shí)鐘約束。
（1）period＿item PERIOD＝period{HIGH｜LOW} ［high＿or low＿item］
其中，period＿item可以是NET或TIMEGRP，分別代表時(shí)鐘線名稱net name或元件分組名稱group－name。用NET表示PERIOD約束作用到名為“net name”的時(shí)鐘網(wǎng)線所驅(qū)動的同步元件上，用TIMEGRP表示PERIOD約束作用到TiMEGRP所定義的分組（包括FFS、LATCH和
RAM等同步元件）上。period是目標(biāo)時(shí)鐘周期，單位可以是ps、ns、μS和ms等。HIGH｜LOW指出時(shí)鐘周期中的第1個(gè)脈沖是高電平還是低電
平，high＿or＿low＿time為HIGH LOW指定的脈沖的持續(xù)時(shí)間，默認(rèn)單位是ns。如果沒有該參數(shù)，時(shí)鐘占空比是50％。例如， NET
SYS＿CLK PERIOD＝10 ns HIGH 4ns
（2）NET“clock net name”TNM＿NET＝“timing group name”；
TIMESPEC“TSidentifier”＝PERIOD “TNM reference”period {HIGH LOW} ［high＿or low＿item］
下面舉個(gè)例子來說明如何設(shè)置周期約束。考慮圖3所示的電路設(shè)計(jì)范例1，輸入時(shí)鐘的周期是10ns，并且是上升沿動作，占空比為45％高電平，55％低電平。
我們可以用這樣的UCF語旬來定義這個(gè)時(shí)鐘：
NET“SysClk” TNM＿NET ＝“SysClk”；
TIMESPEC “to￣ SysClk ” ＝ PERIOD ＂SysClk＂ 10 ns HIGH 45％;
圖3 周期約束設(shè)計(jì)范例一
這個(gè)例子首先在時(shí)鐘網(wǎng)線上附加了TNM＿NET約束，把Clk驅(qū)動的所有同步元件定義成一個(gè)名為“sys＿clk”的分組，然后使用TIMESPEC
約束定義時(shí)鐘周期。這種定義時(shí)鐘周期的方法使用了標(biāo)識符，在定義其他時(shí)鐘周期時(shí)可以引用這個(gè)標(biāo)識符，大大方便了派生時(shí)鐘的定義。
一種特殊情況的周期約束是相關(guān)時(shí)鐘。前面提到周期約束不會覆蓋異步路徑，如圖1所示的D路徑。但是如果兩個(gè)時(shí)鐘是“相關(guān)”的，則實(shí)現(xiàn)工具和時(shí)序分析工具會考慮這個(gè)路徑。因此對這樣的路徑不需要再設(shè)置FROM TO約束，相關(guān)內(nèi)容包括自動相關(guān)和人為相關(guān)。我們來分別看看幾種情況。
（1）圖4所示的相關(guān)時(shí)鐘約束1為兩個(gè)時(shí)鐘來自于同一個(gè)DCM，我們只需對DCM的輸入時(shí)鐘執(zhí)行周期約束，則DCM輸出的兩個(gè)時(shí)鐘就會通過DCM自動關(guān)聯(lián)，它們之間的路徑就會自動地被分析。
圖4 相關(guān)時(shí)鐘約束1
例如，我們做如下約束：
NET "CLKIN"TNW＿NET ＝ "CLKIN"；
TIMESPEC "TS＿CLKIX" ＝ PERTOD "CLK△N"10.O ns HIGH 50％；
則兩個(gè)時(shí)鐘之間的路徑就會被這樣分析：
Slack: 3．926ns
Source: DataRegSlow．＿d2＿3 （FF）
Destination: DataRegFast＿d3＿3 （FF）
Requirement : 5．OOOns
Data Path Delay : 0．874ns （Levels of Logic ＝ 0）
Clock Path Skew: 0.000ns
Source Clock: C＝CLK1X rising at O.000ns
Destination Clock: CLKZX＿DCM rising at 5.000ns
Clock Uncertainty : 0．200ns
（2）如剛才的電路可以不對DCM輸入時(shí)鐘做約束，而分別對兩個(gè)時(shí)鐘單獨(dú)做周期約束，如圖5所示。由于CLK2X的周期是基于CLK1X的周期定義的，所以這樣兩個(gè)時(shí)鐘就被人為地關(guān)聯(lián)起來，它們之間的路徑也會自動地被分析。
圖5 相關(guān)時(shí)鐘約束2
例如，我們做如下約束：
NET＂CLKI1X＂TNM_NET ＝ ＂CLK1X＂；
NET＂CLK2X＂TNM_NET ＝ ＂CLK2X＂；
TIMESPEC ＂TS_CLK1X＂ ＝ PERIOD ＂CLK1X＂ lO.O ns HIGH 50％；
TIMESPEC ＂TS_CLK2X＂ ＝ PERTOD ＂CLK2X＂ TS_CLX△CLK1X/2;
則其之間的路徑就會被這樣分析：
Slack： 3．926ns
Destination : DataRegSlow_d2_3 （FF）
Requirement : DataRegSlow_d2_3 （FF）
Data Path Delay : 0.874ns （Levels of Logic=0）
Clock Path Skew: 0.0O0ns
Source Clock : CLK1X rising at O.000ns
Destination Clock: CLK2X rising at 5.000ns
Clock Uncertainty : 0.200ns
（3）兩個(gè)時(shí)鐘都是從FPGA外面送進(jìn)來的，如圖6所示，也可以對它們單獨(dú)設(shè)置的周期約束，但是CLK2X的周期是基于CLK１X的周期定義。通過這種方式可以把兩個(gè)時(shí)鐘人為關(guān)聯(lián)起來，它們之間的路徑也會自動地被分析。
圖6 相關(guān)時(shí)鐘約束3
例如，我們做如下約束：
NET ＂CLK1X＂ TNM NET ＝ ＂CLK1X＂；
NET ＂CLK2X＂ TNM NET ＝ ＂CLK2X＂；
TIMESPEC ＂TS_CLK1X＂ ＝ PERTOD ＂CLK1X＂10.O ns HIGH 50％;
TIMESPEC ＂TS_CLK2X＂ ＝ PERTOD ＂CLK2X＂ TS＿CLK1x／2;
則兩個(gè)時(shí)鐘之間的路徑就會被這樣分析：
Slack： 3.926ns
Source： DataRegSlow＿d2＿3 （FF）
Destination：DataRegFast＿d2＿3 （FF）
Requirement：5．OOOns
Data Path Delay： 0.874ns （Levels of Logic ＝0）0.OOOns
Clock Path Skew： 0.0OOns
source clock：CLK1X rising at 0.000ns
Destination Clock： CLK2X rising at 5.000ns
Clock Uncertainty：0.200ns
（4）兩個(gè)時(shí)鐘都是從FPGA外面送進(jìn)來的，而且還有特定的相位關(guān)系。這種情況也可以單獨(dú)做周期約束，但是CLK2X的周期是基于CLK1X的周期定義，同時(shí)需要再加上相位關(guān)系。通過這種方式可以把兩個(gè)時(shí)鐘人為地關(guān)聯(lián)起來，它們之間的路徑也會自動地被分析，如圖7所示。
圖7 相關(guān)時(shí)鐘約束4
例如，我們做如下約束：
NET ＂ClklX＂ TNM＿NET ＝ ＂ClklX＂
NET ＂Clk2X180＂ TNM＿NET ＝ ＂Clk2X180＂；
TIMESPEC ＂TS＿Clk1X＂ ＝ PERIOD ＂ClklX＂10.0ns;
TIMESPEC ＂TS＿Clk2X180＂ ＝PERTOD ＂Clk2X180＂ TS＿ClklX/2 PHASE＋2.5 nS：
則該路徑會被按照2.5 ns來分析。
在ISE的語言模版中有UCF的語法模板可供用戶參考，如圖8所示。
圖8 約束設(shè)置UCF模板示意
