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Verilog也可以在例化時傳遞參數(shù)
傳遞的參數(shù)是子模塊中定義的parameter。
傳遞的方法： 1、module_name #( parameter1, parameter2) inst_name( port_map); 2、module_name #( .parameter_name(para_value), .parameter_name(para_value)) inst_name (port map); 用#方法和port map的寫法差不多 3、defparam defparam heirarchy_path.parameter_name = value; 這種方法與例化分開，參數(shù)需要寫絕對路徑來指定。 |
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