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縮小選擇范圍 IC市場可以分為幾個部分。在領先優勢方面，芯片制造商正在以16納米/ 14納米和300毫米晶圓廠生產芯片。在這些晶圓廠，芯片制造商也在16納米/ 14納米以上的幾個工藝領域生產芯片產品。 然后，在200毫米的舊式晶圓廠，對芯片的需求巨大。并非所有客戶都需要前沿工藝節點的芯片。 “如果你要做成本公式計算，那么它很容易告訴你，獲得回報是非常具有挑戰性的，因為finFETs工藝的成本仍然很高，”聯電業務發展副總裁Walter Ng表示。 “實現首個finFETs工藝節點是一回事。超越它則是另一回事。只有少數人能承受得起相應的費用。“ FinFET與平面：來源：Lam Research 不過，也有一些領域的應用需要最新的芯片工藝流程，例如機器學習，服務器和智能手機。 “當然，我們這些用于半導體制造的軟件肯定需要更多的計算能力。如果我們今天有10倍的相同成本，我們也會喜歡的，因為這是新興技術領域發展中所遇到的正常現象，可以說所有其他科學和工程計算領域都處于類似的情況，“D2S首席執行官Aki Fujimura說。 在領先優勢方面，多年來該行業一直在努力跟上這一技術發展需求。在每個工藝節點上，芯片制造商已將晶體管規格縮小了0.7倍，使業界在每一次芯片工藝節點轉換中性能提高15％，成本降低35％，面積增益降低50％，功耗降低40％。 2011年發生了重大飛躍，當時英特爾從平面晶體管轉向22納米finFETs，隨后芯片代工廠以16nm / 14nm FinFETs工藝跟進。 FinFETs三極管技術以更低的功耗提供更高的性能。 在14nm與10nm工藝處的鰭（fins），金屬，柵極間距和單元高度。 來源：英特爾 但是在每個工藝節點上，finFET的工藝成本和復雜性都在飛漲，所以現在完整工藝節點的擴展節奏已經從18個月延長到2.5年甚至更長的時間。另外，很少有芯片代工廠客戶可以承擔遷移到更先進工藝節點上的費用。 展望未來，由于成本的原因，客戶可能會停留在某些節點上。例如，7nm finFET為大多數應用提供足夠的功率，性能和面積縮放優勢。 GlobalFoundries首席技術官Gary Patton表示：“7nm將成為一個長壽命的工藝節點。 不過，一些芯片制造商計劃將finFETs技術擴展到5nm水平。但在5納米時，設計成本升高。而且，5納米finFETs的工藝擴展效益值得商榷。 “5nm將成為這些半工藝節點之一。在性能改進和縮放方面，它與10nm和20nm非常相似，“Patton說。 從5nm水平起，該行業正在努力將finFETs擴展到3nm。到目前為止，它正在陷入困境，這意味著finFETs可能會在3納米水平的時候失去發展動力。 “我們花費了大量的時間，業界花費了大量的時間，仍然試圖提出性能增強器，讓我們能夠在3nm芯片工藝上搭配finFET。例如，如果我們能夠在低k領域中找到突破，這對于處理finFETs的性能將是一個很大的幫助。但是今天，它并沒有達到實現3nm芯片目標所需的價值”Imec半導體技術和系統執行副總裁An Steegen表示。 “今天在3納米工藝節點的時候，finFETs正在開始掙扎。因此，在3納米處，我們需要為finFET找到一個真正的性能增強器，或者我們需要對納米片進行改變。“ 業界很久以前就認識到了這一點。多年來，該行業一直在評估幾種下一代晶體管選項，例如全柵（gate-all-around），TFET，垂直納米線（vertical nanowires）和具有III-V族半導體材料的finFETs等。曾經，納米線（nanowire）FET是最受歡迎的設計。而現在納米線（nanowire）仍然可行，但納米片（nanosheet）正在越來越受到重視。使用當今的技術，TFET和垂直FET（vertical FETs）實現起來仍太難了。 柵極接觸。 來源：英特爾 但是納米線（Nanowires）和納米片（nanosheets）之間有一些權衡，“就納米線（nanowires）和納米片（nanosheets）而言，納米片（nanosheets）的性能通常會高于納米線（nanowires）。它有一個更加厚的溝道，你可以在那里驅動更多的電流，從反演的角度來看它會更穩定。它將受到密度縮放比例與納米線的影響。這是一個折衷，“Lam Research公司Coventor計算產品副總裁David Fried說。 在這兩種技術中，納米片FETs（nanosheet FETs ）有一些優點。 “這是全柵（gate-all-around）最現實的結構。它將包括具有可變納米片（nanosheet）寬度的納米片（nanosheet），以及超過90％與finFETs兼容的工藝，“S.D.三星公司邏輯部的高級副總裁Kwon說。 去年，三星在4納米上推出了所謂的多橋溝道FET（MBCFET，Multi Bridge Channel FET）。 MBCFET本質上講是一種納米片（nanosheet）FETs。最近，三星表示它將推出在3納米，而不是4納米的工藝器件。 此外，GlobalFoundries正在開發類似的技術，其他公司也在探索它。 “對我們來說，下一個工藝節點可能會涉及到納米片（nanosheet）技術，”GlobalFoundries的Patton說。 “這絕對是來自finFETs領域更進一步的工藝演進步驟。” 與此同時，臺積電(TSMC)透露它將擴展finFETs工藝節點至5nm。在3納米時，該公司正在探索納米線（nanowire）和納米片（nanosheet）FET。 “我們正在關注這兩種技術，”臺積電研發，設計和技術平臺高級副總裁Y.J. Mii說。臺積電尚未公布最終決定。 顯然，實現3納米，芯片代工廠之間的競爭也正在升溫。 PDF解決方案的新產品和解決方案副總裁Klaus Schuegraf表示：“全柵極（Gate-all-around ）代表了一個芯片代工廠的機會，不僅可以展示制造領導力，還可以展示率先引入新設備架構的技術領先優勢。 “但所有這些架構變化都會讓你付出一些代價。他們將讓你付出新的表征技術的代價，他們肯定也會讓你付出新的工藝設備方面的代價。這是非常多的工作。“ 另外，制造成本也是巨大的。 “3nm工藝開發將耗資40億至50億美元，而每月40000片晶圓的制造成本將達150億至200億美元，”IBS Jones說。 然后，即使采用新的晶體管結構，縮放的好處也在縮小，而成本卻在上升。 “在14納米之前，每個節點的性價比有30％的提高，”三星設備解決方案部門的代工業務執行副總裁兼總經理E.S Jung說。 “從14nm到10nm，有超過20％的改善，而在10nm以下的超過20％的性能改善。在3納米處，也有大約20％的改善。“ 考慮到這一點，問題是納米線/納米片（nanowire/nanosheet）是否會為finFETs提供更好的縮放比或性能優勢。在最近的一篇論文中，Imec描述了一種具有三層疊片的納米片（nanosheet）FET，每張疊片的寬度為20nm，器件的垂直間距為12nm。 Imec的納米片（nanosheet）FET具有42nm的柵極間距和21nm的金屬間距。據Imec稱，相比之下，5nm finFET可能會采用48nm柵距和28nm金屬間距。 基于這些指標，納米片（nanosheet）FET在5nm finFET上提供了適度的縮放性能增強。但這項新技術具有一些耐人尋味的特征，即能夠改變器件中的溝道或片材的寬度。例如，具有較寬片材的納米片（nanosheet）FET提供更多的驅動電流和性能。窄的納米片（nanosheet）具有較少的驅動電流，但占據較小的面積。 “關鍵因素是可變寬度，您可以更好地控制它，而不是翅片（fin）的可變高度，“Imec邏輯集成和設備總監Dan Mocuta說。 各個節點處的互連，接觸和晶體管。 來源：應用材料 “在finFET技術中，器件的寬度是量化的。你可以有一個鰭（fin），兩個鰭（fins），三個鰭（fins）或其它數目。在納米片（nanosheet）中，您有一個固定數量的納米片層疊在一起。但你可以改變寬度。現在，您可以連續控制器件的寬度區域，這對于finFET來說并不能做到這一點，“Mocuta說。 “例如，你想擁有一個驅動大量電流的區域，這可能是用來設計一個緩沖器（buffer）。然后，你想擁有一個面積占用非常小的SRAM。這樣可以滿足芯片上的不同的需求。“ 納米片（Nanosheets ）是有前景的技術，但這不是唯一的選擇。隨著突破，finFETs可能會延伸超過5nm。另一種選擇是等到行業開發出更好的晶體管。還有一種方法是通過將多個的器件放在更先進的封裝中來獲得擴展的好處。 圖式化納米片（Patterning nanosheets） 同時，除了一些例外，全柵極（gate-all-around）器件（納米片（nanosheet）和納米線（nanowire ）FETs）和finFETs之間的工藝步驟相似。但是，制作一個全柵極（gate-all-around ）器件是具有挑戰性的。圖式化（Patterning）和缺陷控制只是其中一些問題。 堆疊的納米片工藝順序和TEM。資料來源：IBM，三星，GlobalFoundries。 在納米片（nanosheet）和相關器件中，第一步與finFET是不同的。目標是使用外延反應器（epitaxial reactor）在襯底上制作超晶格結構（super-lattice structure）。超晶格（super-lattice structure）由硅鍺（SiGe）和硅的交替層組成。至少，一個疊層將由三層SiGe和三層硅（silicon）組成。 然后，您可以在堆疊上繪制小片狀結構。為此，該行業需要極紫外（EUV）光刻技術。 “問題在于你如何在晶圓上完成圖案。在finFET中，翅片（fins）是直的和規則的。你可以使用自對準隔離技術來打印這些形狀，“Imec的Steegen說。 “但是對于納米片（nanosheets），我可以在單次曝光的EUV中印刷出幾乎完全不同的線寬間距。” 16 / 14nm，10nm，7nm的FinFET。 來源：應用材料 然而，采用EUV極紫外（EUV）技術，芯片制造商面臨著一些重復性的挑戰。 “從圖案化的角度來看，有趣的是我們回到了擁有可變寬度的器件上，”GlobalFoundries高級研究員兼高級技術研究總監Harry Levinson說。 “如果我們回到可變寬度，就像我們在平面晶體管時期所做的那樣，非常希望直接用EUV光刻技術來印刷這些寬度，”Levinson說。 “但現在，如果我們回到與舊式平面晶體管具有相似圖案要求的器件，我們又回到了非常積極的線邊緣粗糙度要求。將需要更少的LER。“ LER被定義為特征邊緣與理想形狀之間的偏差。特征邊緣的任何偏差都會影響晶體管的性能。 晶體管方面的挑戰 同時，在圖式化工藝流程之后，下一步涉及形成淺溝槽隔離結構，然后是要開發內部間隔件。 然后，使用替換工藝，把超晶格結構（ super-lattice structure）中SiGe層去除。這反過來使硅層之間留有空間。每個硅層構成薄片的基礎，薄片是器件中的溝道。 “而你處理這些需要被除去的材料的方式是你往柵極看。你必須有一種化學物質才能夠去除這些材料，“Imec的Mocuta說。 “納米片（nanosheet）越寬，去除這種材料就越困難。它必須是一個各向同性的蝕刻。它也必須橫向進行，同時它必須非常有選擇性。“ 為什么EUV工藝如此之難。 來源：ASML 挑戰在于要在底部的源極/漏極區域橫向進行各向同性蝕刻。 “這是一個需要解決的問題。但有解決方案，“他說。 最后，沉積高k /金屬柵極材料，從而形成柵極。柵極圍繞著每個納米片。 對于這個和其他步驟，行業需要新的或更先進的工具。 “我們相信選擇性沉積和選擇性蝕刻對于那些想要進入這些工藝節點的公司來說是基礎性，”TEL的一位研究人員Kandabara Tapily在最近的IEEE國際互連技術大會（IITC，International Interconnect Technology Conference）的演講中表示。 “我們正在考慮選擇性工藝，而不僅僅是選擇性沉積（deposition）。沉積（deposition）不是實現選擇性的唯一途徑。你必須考慮選擇性蝕刻或者其它結合一些可以實現選擇性的處理方法。“ 選擇性蝕刻涉及原子層蝕刻（ALE，atomic layer etch）。由多家供應商提供，ALE技術能夠有選擇地移除目標材料而不損壞結構的其他部分。 較大的間距是一種稱為區域選擇性沉積（deposition）的技術。有了這種技術，我們的目標是將金屬沉積在電介質或者把電介質沉積在金屬上。但是這種技術仍然在研發中。 互連問題 還有其他方面的挑戰，即互連（interconnects）。互連 - 芯片中的微小銅布線方案 - 在每個工藝節點處變得越來越緊湊，將會導致芯片中產生不需要的電阻 - 電容（RC）延遲。 為了幫助解決這些問題，英特爾從10納米的兩個互連層轉變為傳統的銅材料到鈷材料。其他廠商則還在堅持采用7納米銅線。 但目前還不清楚銅是否可以擴展到3nm。因此，該行業正在探索其他金屬，如鈷（cobalt ）和釕（ruthenium），用于互連。 |
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