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最近在凡億PCB的公眾號中看見了有一個PCB布局布線技巧100問，個人覺得是比較全面了，所以我沒事的時候就把他總結了一下（這算是表明出處了吧）。 1、在PCB布局布線之前需要對整個板卡中元器件的布局進行設置。布局的時候主要是靠自己的想象（個人覺得這體現(xiàn)了一個人對原理圖的理解和其畫板的能力）。當然這其中也是有一定的規(guī)律的，我這里給大家說點自己的經(jīng)驗吧。在布局之前要先確定板子的形狀和大小，這關乎制作的成本和現(xiàn)實中的實際使用。畫好板子形狀之后，主控芯片放在板卡的中心位置，當然這不是必須的，根據(jù)原理圖和實際使用的情況在制定。外接頂針要放置在板卡的邊緣位置。電源放置在板卡的開闊地帶，便于散熱。實時存儲芯片放置在主芯片的周圍便于存儲。（這是我的一些個人經(jīng)驗當然只是一部分，有錯誤和想補充的可以在評論。 2、在板子上布置去耦電容，需要在合適的位置布置合適的電容。例：在模擬器件的供電端口就近添加，并且需要用不同的電容值去濾除不同頻率的雜散信號。 3、疊層設計，對于制作時具體使用2層板，4層板，6層板還是…。這是沒有具體要求的，采用多層板首先可以提供完整的地平面，另外可以提供更多的信號層，方便走線。所以疊層的時候根據(jù)自己的實際情況決定就行。 4、多層板布局時，因為電源和地層在內(nèi)層，要注意不要有懸浮的地平面或電源平面，另外要確保打到地上的過孔確實連到了地平面上，最后是要為一些重要的信號加一些測試點，方便調(diào)試的時候進行測量。 5、在布線的時候可以模塊化布線。將所有元器件分成幾組分別進行布線。當然在布線之前需要對信號線做阻抗仿真計算出線寬和線和地的距離。電源線需要根據(jù)電流的大小決定線寬地在混合信號PCB時候一般不用“線”了，而是用整個平面，這樣才能保證回路電阻最小，并且信號線下面有一個完整的平面。 6、線寬和與之匹配的過孔大小比例關系很難說有一個簡單的比例關系，因為這兩個的模擬不一樣。一個是面?zhèn)鬏斠粋€是環(huán)狀傳輸。對這種比例關系可以在網(wǎng)上找一個過孔的阻抗計算軟件，然后保持過孔的阻抗和傳輸線的阻抗一致就行。 7、如果板卡中有多個AD轉換芯片，要盡量將幾個ADC放在一起模擬地數(shù)字地在ADC下方單點連接。 8、一個好的 PCB 設計，需要做到自身盡量少的向外發(fā)射電磁輻射，還要防止外來的電磁輻射對自身的干擾。最好的方法是屏蔽，阻止外部干擾進入。電路上，比如有 INA 時，需要在 INA 前加
RFI濾波器濾除 RF 干擾。 9、對于電路板的鋪銅設置，如果內(nèi)部有完整的地平面和電源平面，則頂層和底層可以不敷銅。 10、有些器件的引腳較細，有些人會擔心 PCB 板上走線較粗，連接后會不會造成阻抗不匹配的問題？這要看是什么器件．而且器件的阻抗一般在數(shù)據(jù)手冊上給出，一般和引腳粗細關系不大 11、差分線可以通過走蛇形線來解決等長的問題，現(xiàn)在大多數(shù)的 PCB 軟件都可以自動走等長線，很方便 12、在設計 PCB 時，好的 EMI/EMC 設計必須一開始布局時就要考慮到器件的位置, PCB 疊層的安排，重要聯(lián)機的走法， 器件的選擇等。例如時鐘產(chǎn)生器的位置盡量不要靠近對外的連接器，高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射，器件所推的信號之斜率(slew rate)盡量小以減低高頻成分，選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲。另外，注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗 loop impedance盡量小)以減少輻射， 還可以用分割地層的方式以控制高頻噪聲的范圍，最后，適當?shù)倪x擇PCB 與外殼的接地點(chassis ground)。 13、蛇形走線，因為應用場合不同而具不同的作用：
如果蛇形走線在計算機板中出現(xiàn)，其主要起到一個濾波電感和阻抗匹配的作用，提高電路的抗干擾能力。計算機主機板中的蛇形走線，主要用在一些時鐘信號中，如PCI-Clk,AGPCIK,IDE,DIMM 等信號線。 若在一般普通 PCB板中，除了具有濾波電感的作用外，還可作為收音機天線的電感線圈等等。如 2.4G 的對講機中就用作電感。 對一些信號布線長度要求必須嚴格等長，高速數(shù)字 PCB 板的等線長是為了使各信號的延遲差保持在一個范圍內(nèi)，保證系統(tǒng)在同一周期內(nèi)讀取的數(shù)據(jù)的有效性（延遲差超過一個時鐘周期時會錯讀下一周期的數(shù)據(jù)）。如INTELHUB 架構中的 HUBLink，一共 13 根，使用 233MHz 的頻率，要求必須嚴格等長，以消除時滯造成的隱患，繞線是惟一的解決辦法。一般要求延遲差不超過 1/4 時鐘周期，單位長度的線延遲差也是固定的，延遲跟線寬、線長、銅厚、板層結構有關，但線過長會增大分布電容和分布電感，使信號質(zhì)量有所下降。所以時鐘 IC 引腳一般都接;' 端接，但蛇形走線并非起電感的作用。相反地，電感會使信號中的上升沿中的高次諧波相移，造成信號質(zhì)量惡化，所以要求蛇形線間距最少是線寬的兩倍。信號的上升時間越小，就越易受分布電容和分布電感的影響。 蛇形走線在某些特殊的電路中起到一個分布參數(shù)的 LC 濾波器的作用。
信號線的阻抗匹配； 與其他信號線的空間隔離； 對于數(shù)字高頻信號，差分線效果會更好；
16、在布板時，過孔的多少問題，對于低頻信號，過孔不要緊，高頻信號盡量減少過孔。如果線多可以考慮多層板； 17、如何避免布線時引入的噪聲？數(shù)字地與模擬地要單點接地，否則數(shù)字地回流會流過模擬地對模擬電路造成干擾。 18、PCB 為了預防 PWM 等突變信號對模擬信號(如運放)產(chǎn)生的干擾，要從運放的幾個接口入手，輸入端要防止空間耦合干擾和 PCB 串擾（布局改善）；電源需要不同容值去耦電容。測試可以用示波器的探頭測試上面說的位置，判斷出干擾從何而來。PWM 信號如果是通過低通濾波變成直流控制電壓的話，可以考慮就進做濾波，或者并聯(lián)對地一個小電容，讓 PWM 的波形變圓，減少高頻分量 19、對 PCB 走線的熔斷電流如何考慮?參考0.15×線寬(mm)=A，這時最大電流。設計時候不能用熔斷電流做預算。這樣就是銅線的截面積。
總結一下，一個好的板子的標準是布局合理、功率線功率冗余度足夠、高頻阻抗匹配、低頻走線簡潔。
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