建立時間和保持時間

1 模型分析

理解建立時間保持時間需要一個模型，如下圖所示。

圖：觸發器時鐘和數據模型

時鐘沿到來時采樣數據D，將采到的數據寄存下來，并輸出到Q端，所以如果沒有新的時鐘沿到來，則Q端輸出的一直是上次采樣的數據，每來一個時鐘沿，采樣一次數據D。那么分析這個建立時間和保持時間，我們分兩種情況，一種是clka沒有傳輸延時（clock skew），一種是由傳輸延時，前者相對容易一些。

圖：建立時間和保持時間

建立時間太短或者保持時間不夠，均不能在clk的上升沿采集到正確的數據。

后面分析需要用到的參數：

Tco： 數據正確采樣后從D端到達Q端的延時，觸發器固有屬性，不可改變

TDelay： D1輸出端到D2輸入端的組合邏輯延時和布線延時

Tsu： 觸發器的建立時間，觸發器固有屬性，不可改變

Th： 觸發器的保持時間，觸發器固有屬性，不可改變

Tclk： 時鐘周期

t1： 假設源時鐘為clka，clka到達D1的延時

t2： 同t1，是clka到達D2的延時

2 無傳輸延遲下的建立時間和保持時間

2.1 時鐘和數據模型

2.2 建立時間

2.3 保持時間

我們假設組合邏輯的Delay延遲非常大，如下圖所示。

3 有傳輸延遲下的建立時間和保持時間

事實上Clock的傳輸也是有延時的，如圖所示，兩個觸發器的源時鐘為clka，到達D1需要t1的時間，到達D2需要t2的時間，t2?t1t2?t1其實就是我們常說的clock skew（時鐘偏斜），就是同一個時鐘沿達到D1和D2的時延差別，如果D1和D2離的很遠，那么相應的clock skew就會更大。

3.1 時鐘和數據模型

3.2 建立時間

紅色部分是時鐘偏移t2-t1，建立時間的關系式：

3.3 保持時間

圖中假設組合邏輯延遲很長，棕色部分是時鐘的延遲，就是t2-t1的時間差，保持時間如下式：