Power 介紹——power optimization之clock gating(2)

mzsm 2022-06-22 發(fā)布于湖北

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本公眾號【讀芯樹：duxinshu_PD】主要介紹數字集成電路物理設計相關知識，才疏學淺，如有錯誤，歡迎指正交流學習。

這是集成電路物理設計的第四個系列【Power】的第十一篇文章，本篇文章主要介紹Power Optimization Clock Gating相關內容：

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什么是Clock Gating?

clock network消耗的功耗占總功耗的很大比例，而時鐘信號的無效翻轉會造成多余功耗的損失，因此可以在時鐘不需要翻轉時使用Clock Gating電路'關閉'時鐘信號翻轉，節(jié)省功耗。
Clock Gating思路：將寄存器輸入信號D和保持信號Q的選擇控制信號EN變換為用來控制時鐘信號，在EN有效，控制時鐘信號不翻轉，降低電路翻轉概率。

ICG(integrated clock gating)：將clock gating cell做成一個大的集成cell，內部一般包括去抖動latch，gating cell(AND/OR)，和使能控制單元。

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Clock Gating的優(yōu)點和Metric定義

節(jié)省功耗：clock network上toggle減小可以顯著降低 dynamic power，同時register的clk pin的toggle可以降低register的internal power。
節(jié)省面積：使用ICG cell可以節(jié)省Mux cell (注意：共用的ICG越多，節(jié)省面積越多，否則，可能不會節(jié)省面積)。
容易實現：不需要修改RTL代碼，可以通過EDA工具自動插入clock gating。
Clock Gating Efficienccy: 有多少時鐘周期在通過Clock Gating之后被suppressed。Clock Gating Efficiency = 1 - (TRout/TRin)

Register Q-to-CLK ratio: 寄存器Q端的toggle與寄存器clk pin的toggle比值。Toggle Q-to-CLK ratio = TRQ/TRclk

Split Cluster：當同一ICG單元控制多個register時，可能有的register翻轉率高，有的register翻轉率低，這會造成EN信號有效性降低。可以通過split cluster和clone ICG單元，提高ICG單元利用率。

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Clock Gating的種類

Discrete Clock Gate: 需要考慮latch與AND的skew最小值，將latch clock pin設置為non stop pin屬性，需要設置setup/hold time, 這會增加flow的復雜性。

Integrated Clock Gate: 不需要考慮latch與AND的skew值，CTS和timing analysis 工具自動處理，setup/hold time信息在library中。

AND Type：如果EN信號來自上升沿觸發(fā)器，則hold是half_cycle check；如果EN信號來自下升沿觸發(fā)器，則hold是0_cycle check。

OR Type：如果EN信號來自下升沿觸發(fā)器，則hold是half_cycle check；如果EN信號來自上升沿觸發(fā)器，則hold是0_cycle check。

ODC Based Type: (Observability dont care) 當A=0時，無論B如何變化，AND門輸出都是0，此時B點為observability dont care點，可以將B的源頭寄存器gate掉，消除后續(xù)無效邏輯翻轉，節(jié)省功耗。

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XOR Self Gating

XOR Self Gating是一種新的clock gating方法，當寄存器的輸入信號D與前一時刻的輸出信號Q相同時，可以將clock信號gating住，減少無效翻轉。
XOR Self Gating優(yōu)點：可以gating任何register，不需要預存在的一些logic cell限制。同時還可以對已有clock gating結構進行優(yōu)化，得到更好的gating效率。

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Combinational & Sequential Clock Gating

Combinational Clock Gating: 減小clock network上toggle，降低power。
merge_clock_gates: 具有相同EN信號的CG可以合并，減小面積和CG功耗。

remove_clock_gates: 當CG對power沒有優(yōu)化時，或者有多個CG但EN信號可以合并時，可以刪除多余的clock gates。

Sequential Clock Gating：通過觀測前后的時序邏輯變化，不考慮clock-to-clock邊界限制進行clock gating優(yōu)化。這種方法不僅可以優(yōu)化時序邏輯功耗，還可以優(yōu)化組合邏輯功耗。
De-Assert a data path if its forward stage is gated.

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為何Clock Gating容易出現setup violation？

在CTS階段，clock tree的skew會盡量要求小一點，即下圖中到FF1的clock latency (T1)與到FF2的clock latency （T3+T4）盡量接近。
在分析ICG的setup timing時，需要滿足T1+Tck2q+T2 < T3+Tcycle，而T1>T3，所以ICG的setup不容易滿足。
由分析可以，由于T1>T3造成setup不容易滿足，T1-T3=~T4，所以減小T4有利于滿足setup，即將ICG Cell盡量擺放在靠近DFF sink的位置。
同時分析公式可知，減小T2的延時也有利于setup的滿足。

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參考文獻

1，Fusion Compiler/ IC Compiler 2 user guide

2，Innovus user guide