Power 介紹——power optimization(1)

這是集成電路物理設計的第四個系列【Power】的第十篇文章，本篇文章主要介紹Power優化相關內容：

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Logical Optimization

• Composition Gate：將翻轉率高的前后兩個cell組合為一個大的gate，這可以顯著縮短net length。

• logic reconstruction：重新組合邏輯可能會降低邏輯toggle數目。

• recorder logic: 將翻轉率高的pin盡量向后放置，縮短high toggle級數。

• sizedown cell: 可以降低功耗，但可能會影響timing，對于非critical path，可以通過sizedown cell的方式降低功耗。

• pin swapping：將翻轉率高的net連接到low capacitance pin上。

• Insert Buffer: 通過插入buffer的方式降低net capacitance提高transition time，這有利于降低功耗。

• Balance Input Delay: 平衡組合邏輯的輸入端的delay，可以顯著降低輸出端的toggle，進而有效降低動態功耗。

參考文獻