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scan design 由三種工作模式：

• normal mode

• shift mode

• capture mode

三種 mode 下的電路操作和對應的 clk 周期分別稱為 normal operation、shift operation 和 capture operation

通過使用額外的測試信號或測試 clk 區分不同的 mode

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Muxed-D scan design

下圖為 scan cell 示意圖，由一個 MUX 和一個 DFF 組成，SE 用于控制 DI 還是 SI 進入 DFF

如何形成 scan chain？

下圖為一個時序電路，其中有三個 DFF

將 DFF 全換成 scan cell（用 SFF 表示），將 SFF1 的 Q 端接到 SFF2 的 SI 端，將 SFF2 的 Q 端接到 SFF3 的 SI 端，從 SFF1 的 SI 端到 SFF3 的 SO 端，則是 scan chain

• 在 shift mode，SE=1，scan cell 作為單個 scan chain 運行，通過 shift 可以將任何 comb signals 打到 scan cell 中

• 在 capture mode，SE=0，scan cell 用于 capture comb logic 產生的測試激勵

scan 電路中有兩種類型的 input：

• primary inputs（PIs）：電路的外部輸入

• pseudo primary inputs（PPIs）：scan cell outputs

PIs 和 PPIs 都可以設為任意值，唯一的區別是：

• PIs 可以通過外部電路并行輸入

• PPIs 是通過 scan chain串行輸入

scan 電路也有兩種 output 類型：

• primary outputs（POs）：電路的外部輸出

• pseudo primary outputs（PPOs）：scan cell inputs

POs 和 PPOs 均是可觀測的，唯一的區別是：

• POs 可通過外部 outputs并行觀測

• PPOs 需要通過 scan chain串行觀測

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clocked-scan design

clocked-scan cell 也有 DI 和 SI 兩個端口（沒有 SE 端口）

輸入選擇使用兩個獨立的時鐘進行

• data clock -> DCK

• shift clock -> SCK

clocked-scan design 與 muxed-D scan design 唯一的區別在于：

• muxed-D scan design 通過 SE 選擇 shift mode 和 capture mode

• clocked-scan design 在 shift mode 和 capture mode 正確使用 SCK 和 DCK

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LSSD scan design

這種 scan cell 包含兩種 latch：two-port Master D latch L1 和 slave D latch L2

LSSD scan design 要么是 single-latch design，要么是 double-latch design

single-latch design

• L1 用于 drive comb logic

• L2 只能用于 scan test

因為 LSSD 是用 latch 代替 DFF，因此至少需要兩個 system clk C1 和 C2（為了避免 comb feedback loops）

使用 system clock C1 的 Master latch 的輸出（L1）drive 的 comb logic，用于 drive 使用 system clock C2 的 Master latch

以下圖為例，SRL1 和 SRL2 的 output drive comb logic2，comb logic2 的 output drive SRL3

C1 和 C2 不能 overlap

double-latch design

在 double-latch design，C2 和 B 為一個信號

并且 C1 和 C2 也是 nonoverlap

• shift mode：A 和 B 為 nonoverlap，scan cell SRL1~SRL3 形成 single scan chain

• capture mode：C1 和 C2 為 nonoverlap，從 comb logic load test response 到 scan cell

當 C 和 B 以及 A 和 B 均是 nonoverlap 時，test mode 和 normal mode 均是 race-free

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enhanced-scan design

enhanced-scan 允許典型的 scan cell 存儲 2bit data

如下圖，可以使用兩種 pattern，V1 和 V2

• UPDATE=1 時，test vector V1 先 shift 到 scan cell(SFF1-SFF5)，然后鎖存在 LA1-LA6 中

• UPDATE=0 時，test vector V2 先 shift 到 scan cell(SFF1-SFF5)，然后鎖存在 LA1-LA6 中

一旦 V2 shift in，就會施加 UPDATE 信號，以便將 V1 更改為 V2，同時通過在正好一個時鐘周期后應用 CK 將 output response 快速 capture 到 scan cell 中

• 優點：可以提高 delay fault coverage

• 缺點：

• at-speed 時很難保證 UPDATE 和 CK 的時序關系

• 在測試過程中，會激活很多 false path(not functional data path)，引起 over-test 問題