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先寫在最前面，也就是小編一點感觸。在很多的半導體芯片介紹里，經常可看到采用了多少多少納米的制程，見多了，久而久之就已經習慣，不就是一個參數嘛，也沒什么重要的，多少年過去了，對FinFET與FD-SOI制程一知半解的，也說不上來。那么到底什么是FinFET？它的作用是什么？為什么讓這么多國際大廠趨之若騖呢？ 首先什么是FinFET？ FinFET稱為鰭式場效應晶體管（Fin Field-Effect Transistor）是一種新的互補式金氧半導體（CMOS）晶體管。FET 的全名是“場效電晶體”，先從大家較耳熟能詳的“MOS”來說明。MOS 的全名是“金屬－氧化物－半導體場效電晶體（Metal Oxide Semiconductor Field Effect Transistor，MOSFET）”，構造如圖一所示，左邊灰色的區域（矽）叫做“源極（Source）”，右邊灰色的區域（矽）叫做“汲極（Drain）”，中間有塊金屬（綠色）突出來叫做“閘極（Gate）”，閘極下方有一層厚度很薄的氧化物（黃色），因為中間由上而下依序為金屬（Metal）、氧化物（Oxide）、半導體（Semiconductor），因此稱為“MOS”。 再來看工作原理 FinFET閘長已可小于25nm，未來預期可以進一步縮小至7nm，約是人類頭發寬度的1萬分之1。由于在這種導體技術上的突破，未來芯片設計人員可望能夠將超級計算機設計成只有指甲般大小。 FinFET源自于傳統標準的晶體管—場效晶體管的一項創新設計。在傳統晶體管結構中，控制電流通過的閘門，只能在閘門的一側控制電路的接通與斷開，屬于平面的架構。在FinFET的架構中，閘門成類似魚鰭的叉狀3D架構，可于電路的兩側控制電路的接通與斷開。這種設計可以大幅改善電路控制并減少漏電流，也可以大幅縮短晶體管的閘長。 補充一下MOSFET工作原理 MOSFET 的工作原理很簡單，電子由左邊的源極流入，經過閘極下方的電子通道，由右邊的汲極流出，中間的閘極則可以決定是否讓電子由下方通過，有點像是水龍頭的開關一樣，因此稱為“閘”；電子是由源極流入，也就是電子的來源，因此稱為“源”；電子是由汲極流出，看看說文解字里的介紹：汲者，引水于井也，也就是由這里取出電子，因此稱為“汲”。 所有大型晶圓代工廠都已宣布FinFET技術為其最先進的工藝。Intel在22 nm節點上采用該晶體管1，TSMC在其16 nm工藝上使用2，而Samsung和GlobalFoundries則將其用于14 nm工藝中。 與其他所有新技術一樣，FinFET工藝包含一種與學習如何使用其進行設計相關的成本。由于FinFETs是一種完全不同的晶體管，問題變成，這種改變是漸進的（典型學習成本）還是革命性的（顯著學習成本）。 FinFET新境界 MOSFET 的結構自發明以來，到現在已使用超過 40 年，當閘極長度縮小到 20 納米以下的時候，遇到了許多問題，其中最麻煩的是當閘極長度愈小，源極和汲極的距離就愈近，閘極下方的氧化物也愈薄，電子有可能偷偷溜過去產生“漏電”；另外一個更麻煩的問題，原本電子是否能由源極流到汲極是由閘極電壓來控制的，但是閘極長度愈小，則閘極與通道之間的接觸面積愈小，也就是閘極對通道的影響力愈小，要如何才能保持閘極對通道的影響力呢？ 因此美國加州大學伯克萊分校胡正明、Tsu-Jae King-Liu、Jeffrey Bokor 等三位教授發明了“鰭式場效電晶體（Fin Field Effect Transistor，FinFET）”，把原本 2D 構造的 MOSFET 改為 3D 的 FinFET，如圖二所示，因為構造很像魚鰭，因此稱為“鰭式（Fin）”。 由圖中可以看出原本的源極和汲極拉高變成立體板狀結構，讓源極和汲極之間的通道變成板狀，則閘極與通道之間的接觸面積變大了（圖二黃色的氧化物與下方接觸的區域明顯比圖一紅色虛線區域還大），這樣一來即使閘極長度縮小到 20 納米以下，仍然保留很大的接觸面積，可以控制電子是否能由源極流到汲極，因此可以更妥善的控制電流，同時降低漏電和動態功率耗損。 另外，從模擬或IP設計人員的角度來看，上述設計方法（鰭片由晶圓代工廠實施）并非首選模型。這些設計人員希望能獲得更大的自由度，以減少滲漏、匹配驅動能力、提高頻率響應以及推動電氣和幾何限制，而這些都是固定鰭片無法做到的。根據其性質，這種設計是定制的，而無法控制鰭片數量或大小對于其中很多設計人員來說是非常別扭。 對于從28nm或以上工藝跳到FinFET工藝的定制、模擬或IP設計人員來說，這種設計是革命性的，但不一定是字面上的“全新改良”。雖然有工具創新來緩和這種過渡，進行這種設計的方法與其習慣的設計手法相比可能更顯嚴格。采用傳統MOSFET工藝，這些設計人員設計定制化的晶體管包括定制其尺寸和方向。對于FinFET，設計人員將通過更少的變量來達成所需的電氣響應。有人懷疑是否可以通過FinFET 工藝來完成先進的模擬設計，而關于此問題，已經有很多人討論過了。答案是肯定的，但需要對設計方法進行重大改變，且可能需要更多的實驗。 FinFET與FD-SOI工藝大PK 在我們大多數人“非黑即白”、“非此即彼”的觀念里，半導體廠商應該不是選擇FinFET就是FD-SOI工藝技術；不過既然像是臺積電（TSMC）、 GlobalFoundrie或三星（Samsung）等晶圓代工廠，必須要同時提供以上兩種工藝產能服務客戶，有越來越多半導體制造商也正在考慮也致力提供“兩全其美”的工藝技術。 FD- SOI工藝需要傳感器整合，28納米節點具備所需的RF與模擬功能，能讓許多可穿戴式設備在鏈接性與低功耗方面取得具吸引力的平衡，各個節點的是FD-SOI在40納米節點與28納米節點，FinFET則是更先進的節點如14~16納米節點。在工藝微縮以及成本的優化方面，將看我們能如何有效地利用FD-SOI與FinFET。” 圖中顯示在SOI上的FinFET之鰭式晶體管如何能被更好的隔離，以及無期限的通道如何簡化了工藝步驟 意法半導體是選擇FD-SOI優先于FinFET，前者是藉由在晶體管（BOX）之下放置一層薄的絕緣體，因此讓未摻雜的通道達到全空乏，將泄漏電流縮減到最小。不過FD-SOI還有一個通常被忽視的優勢，是極化 BOX下方基板的能力，也就是“順向基底偏壓”。順向基底偏壓在功耗與性能折衷的優化方面非常有效率，而且藉由在運作過程中改變偏置電壓，設計工程師能讓他們的晶體管在不使用時達到超低功耗，但又能在速度如常時于關鍵時刻達到超高效能。 設計者關注寫什么 對于大多數晶圓代工廠來說，16nm和14 nm的后道工序（BEOL）結構與20 nm節點的一樣。20nm采用了雙重曝光（DP）4，對設計和制造界產生了極大影響。DP推動了設計流程的變化，是EDA工具在設計、驗證、寄生參數提取和分析方面變化的催化劑。 DP的挑戰就發生在最近。三重曝光或多重曝光業已到來，但并非用于現有的FinFET工藝。由于BEOL與20nm相同，設計人員最需學習并了解前道工序幾何形狀的變化。 第一次看到這些器件時，大部分設計人員會問以下問題： 1. 如何設計？ 2. 一個器件應包含多少鰭片？ 3. 鰭片尺寸/間距應該是多少？ 4. 如何獲取所需信息來了解幾何形狀與電氣性能的折衷方案？ 通常設計人員，尤其是數字設計人員，在權衡晶體管結構和電氣性能時將寬度、長度和面積作為參數進行考量。FinFET設計的性質可能極大地改變這一切。幸運的是，大多數晶圓代工廠已考慮到這一點，并為FinFET工藝開發了一種與20nm及以上工藝相同的設計方法。 掌握FinFET 技術就是掌握市場 自英特爾公司推出了商業化的FinFET，使用在其22納米節點的工藝上。從Intel Core i7-3770之后的22納米的處理器均使用了FinFET技術。由于FinFET具有功耗低，面積小的優點，TSMC等主要半導體代工也推出自己的FinFET晶體管，為未來的移動處理器等提供更快，更省電的處理器。 簡而言之，鰭式場效電晶體是閘極長度縮小到 20 納米以下的關鍵，擁有技術的制程與專利，才能確保未來在半導體市場上的競爭力，這也是讓許多國際大廠趨之若騖的主因。 |
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