詳解SPEF.SPEF的模型。SPEF支持一下三種net模型。header_definition[ name_map ][ power_definition ][ external_definition ][ define_definition ]internal_definition 3.1 header_definition.name map可以大大減小SPEF的大小。該部分描述了當前SPEF中例化的instance的reference name，這些instance的SPEF信息由另外的SPEF文件給出。根據SPEF支持的RC網絡模型，SPEF 包含兩種基本的格式D_NET表示 distributed net模型；

低功耗設計 tapless power switch方案 tap cell 選擇。

Redhawk：什么是timing window？在沒有VCD仿真波形的情況下，只能預估信號跳變的時間范圍，即timing window，timing window需要在sta timing文件中獲取（如圖1），用于Vectorless Dynamic IR Drop 分析壓降。timing window定義為輸出pin最小到最大上升時間或最小到最大下降時間，redhawk采用這兩組時間差最大的一組值作為timing window，timing window重合意味著同時跳變的概率提升，產生更大的功耗與壓降，另外，timing window重

由于被活化的光刻膠特別容易被特定化學液體洗掉，而沒有被活化的光刻膠不能被洗掉，所以通過照射后，再用特定的液體洗掉已經活化的光刻膠，最后就變成了這個樣子，在需要保留Poly和SiO2的地方留下光阻，在不需要保留的地方除去光阻。在刻蝕的分類中，有一種分法是定向刻蝕和非定向刻蝕，定向刻蝕就是指在某個特定方向進行刻蝕，而非定向刻蝕就是不定向的（一不小心又說多了，總之就是通過特定的酸堿，在某個特定的方向除去SiO2）。

另外一個更麻煩的問題，原本電子是否能由源極流到汲極是由閘極電壓來控制的，但是閘極長度愈小，則閘極與通道之間的接觸面積愈小，也就是閘極對通道的影響力愈小，要如何才能保持閘極對通道的影響力呢？FD- SOI工藝需要傳感器整合，28納米節點具備所需的RF與模擬功能，能讓許多可穿戴式設備在鏈接性與低功耗方面取得具吸引力的平衡，各個節點的是FD-SOI在40納米節點與28納米節點，FinFET則是更先進的節點如14~16納米節點。

endcap和welltap.Endcap cells。介紹了這些physical only的單元之后，相信大家對于這些單元應該有了一個大致的了解了，同時，這里也在延伸一下，那就是關于設計中的單元的問題。當然還有些單元也是充當著類似于physical only 單元的左右，他的輸入連接到TIEHI TIELOW，不需要的時候僅僅充當一些純粹的物理單元，只有的用的時候才會成為正式的標準單元，那就是ECO CELLS，這里就不再細說，后續會有專門的ECO流程介紹。

Fill blkg：顯示metal fill的blockage trim blockage：顯示trim metal上的blockage（在7nm Advance node上,wire終點需要trim metal相連）。hard macro blockage.allow_rp_only:這也是一種特殊的partial blockage, 該blockage區域只允許擺放relative placement group，不過hard macro依然可以擺放。我們可以添加的Keepout Margin的種類有很多，我們可以添加hard placement blockage, soft placement blockage, route blockage等。

一個view 對應一套PVT 的庫跟某一個確定的RC corner, 在確定的PVT 跟 RC corner 下，common clock path 上的cell 不論是被當做launch clock path 還是capture clock path 其delay 值都是固定的，但是在做STA 分析時為了模擬Variation 會對launch clock path, data path 跟 capture clock path 分別設不同的derate 值，可能是Flat OCV, AOCV 或POCV/SOCV.

Signoff 介紹——IR Drop(1)這是集成電路物理設計的第五個系列【signoff】的第十三篇文章，本篇文章主要介紹IR Drop相關內容：IR Drop：電壓降。如果IR Drop很大，大于standard cell的最小工作電壓，這直接會使得芯片失效。在靜態時許分析時，默認VDD和VSS是一個固定的數值，但實際的VDD和VSS是會隨時間變化的，芯片不同位置的VDD和VSS也是有差異的。Type of IR Drop Analysis.Static IR Drop Analysis:

90nm 之前，Cell delay占主導，Network電容主要是對地電容，STA只需要兩個RC corner即可： Cbest(Cmin): 電容最小電阻最大 Cworst(Cmax):電容最大電阻最小 90nm 之后，netdelay的比重越來越大，而且network的耦合電容不可忽略，所以又增加了兩個RC corner: RCbest(XTALK corner): 耦合電容最大，(對地電容*電阻)最小 RCworst(Delay corner): 耦合電容最小，(對地電容*電阻)最大。

Instance實際得到的電壓就是供電電壓減去電壓降的部分。IR Drop電壓降 好的電源網絡電流分布均勻，電源網絡有一組以芯片中心等電位的同心圓，最大的電壓降在芯片中心，IR Drop的peak值比average值大很多，peak值一般發生在worst-case下的門的開關活動。熱門推薦 數字IC設計后端實現前期預防IR Drop的方法匯總 數字IC設計后端實現前期預防IR Drop的方法匯總談到數字 IC 后端實現中 IR drop，大家都知道，它是指電壓降。

PA aware STA.PA動態drop仿真結果，在STA流程中進行一一反標，結合不同的電壓庫的delay進行插值，將drop的影響直接體現到時序，對于關鍵路徑采用時序優化來抵消drop可能帶來的時序風險。圖1－０：將PA結果更新到STA流程。將關鍵路徑按照合入PA之后的時序結果進行優化，可以有效的預防使用過程電壓過低帶來的時序影響，尤其是對于不好處理的動態drop情況，可以通過時序的判斷合理的放松收斂的策略。

ｅｍｉｒ分析RC corner如何選擇。power數值除了做為芯片內部功耗評估的標準之一，一般采用最悲觀的收斂方式。芯片功耗簡單的講就是leakage power，switching power，internal power，目前先進工藝net RC的地位日益重要，所以除了器件本身的影響以外，switching power 跟rc關系更為精密。功耗的計算與寄生電容緊密相關，選擇cworst_ccworst　RC　corner進行仿真就可以得到最悲觀的功耗，那么ir drop分析也是這樣去選擇嗎？

AFE到底是個什么東西？所有這些 AFE 共同的特征是其數據轉換器，包括數字模擬轉換器（DAC）和模數轉換器（ADC）。在模擬前端（AFE）的設計中，內插設計相對簡單，因此將該功能內插到AFE中是一種可行的選擇，并且有助于簡化數字主機芯片對其進行傳輸的過程。有線通信用AFE 在有線通信領域，DSL和其他有線通信模式是AFE市場的重要組成部分。TI的AFE8201則是一款更通用的AFE，專為軟件無線電中的IF接收信道設計。工業電子用AFE.

時鐘樹綜合Clock Tree Synthesis專家必備技能（當年年薪百萬就靠它）所以，當我們長func時鐘的clock tree時，物理位置最遠的clock path一定就是func到Register Set2中某個寄存器時鐘端的路徑。而且Register Set1的clock tree也會因為clock balance需求，工具會在MUX1的輸出端和Register1之間加入較多的Clock Inverter Pair。第三，IP1的clock tree長度很可能會直接決定CLOCK ROOT這個時鐘的時鐘平均長度。

EDA巨頭，并購不停。與新思相比，Cadence同樣是是電子設計領域的關鍵領導者，通過收并購逐步實現從模擬 IC 到數字 IC、芯片設計到 PCB和 IP 業務的延伸，1988年6月1日，最早的兩家軟件EDA公司——ECAD Systems和SDA Systems合并，宣告Cadence的誕生，并購使它們擺脫了小型EDA創業公司的束縛，從此一路騰飛。在過去的2023年，西門子EDA并未像新思和Cadence一樣屢屢出手，而是只收購了一家成立于2008年的EDA公司——Insight EDA。

CTS介紹——NDR.NDR=Non-Default RuleNDR可以增加clock route的抗cross talk或者EM效應。add_ndr -name NDR_2W2S -width {M1 0.02 M2 0.02} -spacing {M1 0.014 M2 0.015}create_route_type -name TrunkNDR -top_preferred_layer M8 -bottom_preferred_layer M1 -non_default_rule NDR_2W2S -shield_net VSS -shield_side both_sideset_ccopt_property route_type -net_type trunk TrunkNDRreportShield -verbose.

CTS介紹——CTS(1)這是集成電路物理設計的第八個系列【CTS】的第三篇文章，本篇文章主要介紹CTS相關內容：CTS Setup.在進行CTS之前需要保證一些preCTS的內容：CTS Goals.限制CTS所使用的cell，可能會節省CTS的runtime。在進行CTS之前，是否有clock cell存在，這些cell是否需要預先擺放？是否合理設置了時鐘樹的性能指標（skew, latency, transition, max fanout， max capacitance等）？CTS flow.

stop pin (sink pin/sync pin): 時鐘樹的一部分，cts需要對時鐘樹進行DRV fix同時，將sink pin進行skew banlance考慮。floating pin: 有延時信息的pin，進行skew balance 和DRV修復，和stop pin的處理方式一樣，不同之處是可以在floating pin上增加或者減小一個delay值，工具在進行balance處理時，需要考慮增加或減小的delay值，從而將該pin的latency做長或者做短進行balance。

clock source latency: 從系統時鐘到當前芯片時鐘根節點的延時(the time required to reach the clock signal to clock definition point form the clock source point)。clock network latency: 時鐘樹的延時(the time required to reach the clock signal to the sink pin from clock definition point), clock network delay = clock insertion delay.>set_clock_latency 0.3 [get_clock CLK] -source #source latency.