淺談半導體工藝變革MOSFET基礎??純凈的硅中所有的價電子都參與了成鍵（下圖(a)），里面沒有自由電子是很少的，所以是電的不良導體。但它的導電性可以通過在硅晶格中引人稱為摻雜劑(dopant)的少量雜質來提高。摻入V族元素的雜質（如As），含五個價電子，它將在晶格中取代一個硅原子，因此它仍然和它周圍的四個硅原子形成共價鍵，但第五個價電子與As原子之間的束縛卻很弱，如下圖(b) 所示。 室溫下的晶格熱振動足以使這個電子自由運動， 由此形成一個帶正電的As 離子和一個自由電子。這個自由電子可以攜帶電流，因而提高了材料的導電性，我們稱這類半導體為 n型半導體，因為它的自由載流子是帶負電荷的電子。 ??與此類似摻入III族元素的摻雜劑（如B）含三個價電子，如下圖?所示。這一摻雜劑原子能從相鄰的硅原子中借一個電子，使這個硅原子因此缺少一個電子。這個硅原子接著又從它相鄰的硅原子中借一個電子，以此類推，就能使這個缺失的電子即“空穴' (hole)在晶格中傳播。空穴的作用像一個帶正電荷的載流子，這類半導體為p型半導體。 ??了解了n，p型半導體的由來，就好理解pn結二極管了。顧名思義，pn結就是p型半導體和n型半導體形成的結，如下圖所示。pn結二極管的一大特性就是單向導電性，當陽極（Anode）的p型半導體的電壓高于陰極（Cathode）的n型半導體，二極管正向偏置(forward biased) , 就會有電流流過；而當陽極電壓低于或等于陰極電壓時，二極管處于反向偏置(reverse biased) , 此時幾乎沒有什么電流。記住這個特性，是半導體非常基礎也非常重要的一大特性。 ??講完了pn結二極管，就可以進一步了解MOS管了。金屬氧化物－半導體(MOS)結構是通過把幾層導電和絕緣材料疊在一起形成類似三明治的結構而構成的。這些結構采用一系列的化學處理步驟制造，包括硅氧化、選擇性摻雜、淀積和刻蝕金屬線及接觸。晶體管制造在近乎無暇的圓片上，這些圓片又薄又平，直徑為15 -30 cm。CMOS工藝提供兩種類型的晶體管，它們也稱為器件(device): n型晶體管(nMOS)和p型品體管(pMOS)。晶體管的工作是由電場控制的，所以這些 器件又稱為**金屬氧化物半導體場效應晶體管(MOSFET)**或簡稱為 FET。下圖展示了這兩種晶體管的橫截面和符號。其中n 和p 區域表示重摻雜的 n型和p型硅。 ??上面只是講了MOS管是什么樣的構造，卻沒講到MOS管為啥是這個結構，這個要仔細講的話會比較復雜，我們只需要知道粗略的原理就行。可以想象這是一個三端器件，其中source和drain是主要導通的兩端，而gate則是控制端，根據pn結的單向導電性，S端和D端中間隔著的，要么是npn，要么是pnp，是無法直接導通的，但是此時加入一個控制端G，通過對它加上合適的電勢，可以使得襯底（bulk Si）在靠近Gate層的地方發生反型。什么叫反型，就是p型變n型，或者n型變p型。這樣使得原本無法導通的S，D端變成可以導通的了。事實上，這種反型發生在bulk Si與Gate端接近的上表面薄薄的一層，且會隨著兩端電勢分布，這種結構有些類似于一條溝道把S，D兩端連起來了，所以稱此結構為溝道（channel）。下圖展示了一個MOS管隨著Gate端電壓變化的不同工作狀態，當Vgs>Vt時，溝道才會形成。 ??有了MOSFET的基礎，就可以用MOS管搭建一些組合的邏輯電路，比如反相器，與非門，或非門，異或門之類的，總之都是一些開關器件、邏輯器件。下圖就是一個反向器的示意圖： 其相應的MOS管結構為： ![圖6]](https://img-blog./20200522220755915.png?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3lldHdhbm5n,size_16,color_FFFFFF,t_70#pic_center) 這是一個典型的反相器的截面圖，左右各為一個nMOS和pMOS管，而Substrate Tap和Well Tap是分別給襯底和相應的阱接電位的電極。當然這只是簡單的結構，真實的工藝執行時，晶體管的結構不一定嚴格的按照上圖所示，而是會有一些其它的考量，比如有兼容數字模擬信號開發的三阱工藝，也有對電極接觸的金屬化，也有引入淺溝槽隔離（STI）提升集成度的。總之，實際的工藝會有各種細節的調整，但是基本原理是和以上一致的。 傳統MOS工藝的缺陷??本來有著以上的基本原理，再配合一些工藝細節，制造的器件肯定能滿足實際需求。然而，技術和需求都是不斷演進的，更高的集成度，更快的響應速度，更低的消耗功率，這些都是實實在在的需求。當年戈登·摩爾（Gordon E. Moore）就預測，集成電路中的晶體管數量將會每兩年翻一番（這也是廣為人知的摩爾定律）。通過使晶體管更小，可以在硅晶片上制造更多的電路，因此電路變得更便宜。溝道長度的減小可以實現更快的開關操作，因為電流從漏極流到源極需要更少的時間。半導體發展至今，無論是從結構和加工技術多方面都發生了很多的改進，半導體器件的規格在不斷的縮小，芯片的集成度也在不斷提升，工藝制程從90nm、65nm、45nm、32nm、22nm、14nm、10nm、到現在的7nm(對應都是MOS管柵長)，目前也有了很多實驗室在進行一些更小尺寸的研究。隨著MOS管的尺寸不斷的變小，溝道的不斷變小，出現各種問題，如閾值電壓效應、泄漏等。 ??對于長溝道器件，溝道四邊的“邊緣效應”幾乎可以忽略不計。對于長溝道器件，電場線垂直于溝道的表面。這些電場由柵極電壓和背柵極電壓控制。但是，對于短溝道器件，漏極和源極結構更靠近溝道，特別是當溝道中的縱向電場進入時。縱向電場由漏源電壓控制。縱向電場平行于電流流動方向。如果溝道長度不大于源極和漏極耗盡寬度的總和，則該器件稱為短溝道器件。由于短溝道中二維電勢分布和高電場，會產生各種不良影響。這里列出兩種典型的短溝道效應（SCE）： 載流子速度和遷移率降低??溝道中的電子漂移速度與較低電場值的電場成比例。這些漂移速度往往會在高電場飽和。這稱為速度飽和度。對于短溝道器件，縱向電場通常也增加。在這樣的高電場下，發生影響MOSFET的I-V特性的速度飽和。對于相同的柵極電壓，MOSFET的飽和模式在較低的漏 - 源電壓值和飽和電流降低的情況下實現。由于較高的垂直電場，溝道的載流子離開氧化物界面。這導致載流子遷移率的降低和漏極電流的降低。 熱載流子效應??對于較小的幾何器件，電場尤其會在漏極附近增加。結果，電子獲得了大量的被稱為熱載體的能量。其中一些獲得足夠的能量，這導致在漏極附近碰撞電離，從而產生新的電子 - 空穴對，它會產生漏 - 體電流（Idb）。少量的熱電子可以穿過氧化物并通過門收集。雖然一些熱載體甚至可能損壞氧化物導致器件劣化。 如何應對短溝道效應？??如果溝道長度與耗盡區相比較小，則短溝道效應變得不可容忍。這限制了柵極長度的進一步減小。為了限制這些效應，耗盡區寬度應該隨著溝道長度的減小而減小。這可以通過增加溝道摻雜濃度或增加柵極電容來實現。 ??柵極電容決定了柵極對溝道的控制。下列等式表示可以通過縮小柵極氧化物厚度來增加柵極電容。具有較薄柵極氧化物的器件具有減小的耗盡寬度，因此改善了SCE特性。
C
O
X
=
E
O
X
/
T
O
X
C_{OX}=E_{OX}/T_{OX}
COX?=EOX?/TOX? 對于過去25年英特爾的制程節點來說，為了限制SCE，氧化物已經按比例大致與溝道長度成比例。英特爾技術節點的溝道長度和氧化物厚度之間的關系:
L
=
45
×
T
O
X
L=45×T_{OX}
L=45×TOX? 傳統架構改良應變硅技術??納米尺度晶體管的關鍵縮放問題之一是由較大的垂直電場引起的遷移率劣化。有許多方法來增強晶體管的性能和移動性。一種方法是在通道中使用薄鍺膜，因為鍺具有較高的載流子遷移率。另一種方法是通過在通道中引入機械應變來使用應變硅。應變硅技術涉及使用各種手段物理地拉伸或壓縮硅晶體，這進而增加載流子（電子/空穴）遷移率并增強晶體管的性能。例如，當通道被壓縮應力時，可以增加PMOS的空穴遷移率。為了在硅溝道中產生壓縮應變，通過外延生長將源極和漏極區域填充Si-Ge膜。Si-Ge通常包含20％的鍺和80％的硅混合物。 ??Si和Ge原子的數量等于原始的Si原子。鍺原子大于硅原子。所以當一個力量被創建時，它會推動通道并提高空穴流動性。提高半導體的遷移率提高了驅動電流和晶體管速度。 ??MOS晶體管的應變硅技術在2003年首次用于90nm工藝技術。在該技術節點中，用于PMOS晶體管的Si-Ge源極漏極結構在通道中引起壓縮應變，將電流提高25％。雖然通過在晶體管周圍添加高應力Si3N4覆蓋層來引入NMOS應變，但是將電流提高了10％。 ??下圖為Intel 65 nm工藝的應變硅nMOS和 pMOS晶體管 ， 它們的遷移率分別比非應變硅晶體管大40%和100%。1-3 nMOS的溝道處在張應力下 ， 這一張應力由覆蓋在柵上方的氮化硅(SiN)絕緣薄膜產生。 pMOS的溝道處在壓應力下 ， 這一壓應力 是通過刻蝕出通向源和漏的切口， 然后用一層鍺硅(SiGe)外延層填充這一切口來產生。 鍺是另 一個IV族元素的半導體， 它的原子半徑比硅大。當一小部分硅原子被鍺替代時， 雖然晶格仍保持它原來的形狀但卻由于有較大的原子而逍受機械應力。 對nMOS管和pMOS管采用各自不同的應力產生機理可以同時提高電子和空穴的遷移率。另一種方法是將鍺原子注入到溝道中 ， 但由 此產生的張應力只提高電子的遷移率。注意 ，STI也會引起應力影響遷移率，所以擴散區的版圖布置有可能影響性能的柵電容以把電荷吸引至溝道中。這使SiO2柵介質必須非常薄（例如在65 nm工藝中為10.5-12 A, 只有4個原子層厚）。當小于這樣的厚度時，柵泄漏將增加到 不可接受的程度，使傳統的按比例尺寸縮小不再能繼續下去5。我們知道簡單的SiO2的介電常數k =3.9。根據等式COX = EOX / TOX，，如果能找到具有較大介電常數的材料，那么柵就可以采用較厚的介質，得到高的柵氧化物電容，因而泄漏較小。 HKMG(High-K 柵氧化物層 Metal Gate)技術??MOS晶體管需要有較高的柵電容以把電荷吸引至溝道中。這使SiO2柵介質必須非常薄（例如在65 nm工藝中為10.5-12 A, 只有4個原子層厚）。當小于這樣的厚度時，柵泄漏將增加到 不可接受的程度，使傳統的按比例尺寸縮小不再能繼續下去5。我們知道簡單的SiO2的介電常數k =3.9。根據等式COX = EOX / TOX，，如果能找到具有較大介電常數的材料，那么柵就可以采用較厚的介質，得到高的柵氧化物電容，因而泄漏較小。 ??按照這一想法采取的第一個步驟是大約在130 nm工藝節點前后，人們引人了氮來形成氮氧 化物( oxynitride)柵介質，稱為氮氧化硅(SiON), 它能提供的K值為4.1-4.2。高K介質于 2007年開始進入商品制造，首先就是 Intel 45 nm工藝采用的基于鉿( hafnium)的材料6。氧化鉿(Hafilium oxide, 即HfO2 )的k=20 。 有效氧化物厚度（EOT）由下式給出： ??在多晶硅和柵介質的界面上會形成一層耗盡層。這相當于加大了 TOX, 因而對性能而言是不希望有的。而且，由于存在像閾值電壓釘扎(threshold voltage pinning)和聲子散射(pho-non scattering)這樣的效應，多晶硅柵有可能與高K介質不兼容，從而很難得到低闊值并會降低遷移率。Intel的45 nm工藝又回到采用金屬柵以解決這些問題，同時也是為了減少柵電阻，如下圖所示7。因此， MOS這個術語再次成為技術上的精確描述! nMOS和pMOS晶體管采用具有不同功函數（使一個電子脫離固體所需要的能撮）的不同類型金屬來設置閾值電壓，而具有較低電阻的第二層金屬層則起到了類似于硅化物的作用。 ??采用金屬柵的難點之一是當它們暴露在源/漏形成階段的高溫下時會熔化。但若使柵在源和漏之后形成，就會失去自對準的優點。為了避免這一難題，Intel首先形成具有高k介質和標準多晶硅柵的晶體管。在完成晶體管和形成層間介質后，將圓片拋光使多晶硅柵外露并通過刻蝕將不希望有的多晶除去。 然后在這一溝槽上淀積一層薄的金屬柵。 注意， nMOS和pMOS管要求具 有不同功函數的不同金屬。最后， 這一溝槽用一層較厚的鋁層填充以得到較低的柵電阻， 并對圓片再次進行平坦化。 新技術介紹??雖然可以在原有工藝基礎上進行不斷改良來獲得進步，無奈摩爾定律太頂。原先的結構開始變得不適用，對現有的工藝進行優化也無法得到滿意的效果，于是各個專家大佬不斷的從材料、結構、工藝這三個方面找花樣，解決問題，為下一代的工藝制程提供方案。 ??傳統的 CMOS 器件隨著特征尺寸逐步縮小，越來越顯現出局限性。 研究人員正在積極尋找新的替代器件產品，以便在更小的技術節點中超越體硅 CMOS 技術。 ITRS 中提出的非傳統 CMOS 器件，有超薄體 SOI、能帶工程晶體管、垂直晶體管、雙柵晶體管、FinFET 等。 而未來有望被廣泛應用的新興存儲器器件，主要有磁性存儲器(MRAM)、相變存儲器 (PRAM)、納米存儲器(NRAM)、分子存儲器(molecular memory) 等。 新興的邏輯器件則主要包括了諧振隧道二極管、單電子晶體管器件、快速單通量量子邏輯器件、量子單元自動控制器件、納米管器件、分子器件等。 ??在未來各種集成電路新器件中，大量納米技術將得到應用，除了在存儲器和邏輯器件中作為晶體管的主要材料，某些形態的碳納米管可在晶體管中取代硅來控制電子流，并且碳納 米管也可取代銅作為互連材料。 因此，集成電路制造工藝技術也將迎來新的變革。 SOI??已有多年歷史的另一種不同的CMOS工藝是絕緣體上硅(Silicon on Insulator, SOI)。顧名思義，這一工藝是將晶體管制造在絕緣體上。這與傳統的體硅工藝不同，因為后者是將晶體管制造在導電的襯底上。SOI中采用的兩種主要絕緣體是 SiO2(二氧化硅）和藍寶石。采用絕緣襯底的 一個主要優點是可以消除在源／漏區與體之間的電容，從而使器件有較高的速度。另一個主要優點是有較低的亞閾值泄漏，這是由于對SOI 來說，下式中的n值較小因而器件的亞閾值斜率（S）較陡，這會導致更低的功耗。采用絕緣襯底的缺點是由于存在浮體效應使閾值隨時間而變化。
S = [ d ( l o g 10 I d s ) d V g s ] ? 1 = n v T l n 10 S =[\frac{d(log_{10}I_{ds})}{dV_{gs}}]^{-1}=nv_{T}ln10 S=[dVgs?d(log10?Ids?)?]?1=nvT?ln10 ??下圖為兩種常見的 SOI，(a)采用藍寶石襯底。在這一工藝中（例如，Peregrine Semiconductor公司的UltraCMOS) , 先在藍寶石表面形成很薄的一層硅。對這一薄層硅進行有選擇的摻雜以定義具有不同閾值的晶體管。然后在它上面生長柵氧并定義多晶硅柵。之后通過注入形成nMOS和pMOS晶體管。(b)為硅基SOI工藝。此時采用硅襯底并在該硅襯底上生 長一層氧化物埋層(Buried OX-ide, BOX)。然后在氧化物埋層上生長一層薄硅層并對它進行有選 擇的注入以形成 nMOS和pMOS晶體管區域。之后就按與體硅工藝相同的方式定義柵、源和漏區。 ??通常，SOI器件被分類為部分耗盡（PD）SOI和全耗盡（FD）SOI。與PD-SOI相比，FD-SOI具有非常薄的體結構，因此在工作時完全耗盡。FD-SOI也稱為超薄體SOI。對于PD-SOI，本體為50nm90nm厚，而對于FD-SOI來說，本體厚約5nm20nm。消除溝道中耗盡層底部的中性層，讓溝道中的耗盡層能夠填滿整個溝道區，這便是所謂的全耗盡型 (Fully Depleted，FD) 晶體管，而傳統的平面型晶體管則屬于部分耗盡型 (PartialiyDepleted，PD) 晶體管。 SOI器件的優點：
SOI器件的缺點：
FinFET??隨著設備尺寸的縮小，在較低的技術節點，例如22nm的，具有在溝道長度，面積，功率和工作電壓的縮放比例，短溝道效應開始變得更明顯，降低了器件的性能。為了克服這個問題，FinFET就此橫空出世。前臺積電首席技術官和伯克利公司的前任教授胡正明及其團隊于1999年提出了FinFET的概念，并在2000年提出了UTB-SOI（FD SOI）。這兩種結構的主要結構都是薄體，因此柵極電容更接近整個通道，本體很薄，大約在10nm以下。所以沒有離柵極很遠的泄漏路徑。柵極可有效控制泄漏。現代FinFET是三維結構，如下圖所示，也稱為三柵晶體管。FinFET可以在體硅或SOI晶片上實現。該FinFET結構由襯底上的硅體薄（垂直）翅片組成。該通道圍繞通道提供了良好的通道三面控制。這種結構稱為FinFET，因為它的Si體類似于魚的后鰭。
W
i
d
t
h
o
f
C
h
a
n
n
e
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=
2
×
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Width \ of \ Channel = 2 × Fin \ Height Fin \ Width
Width of Channel=2×Fin Height Fin Width ??FinFET技術提供了超過體CMOS的許多優點，例如給定晶體管占空比的更高的驅動電流，更高的速度，更低的泄漏，更低的功耗，無隨機的摻雜劑波動，因此晶體管的移動性和尺寸更好，可以低于28nm。 GAA??GAA（Gate-All-Around）納米技術，Gate-All-Around就是環繞柵極，相比于現在的FinFET Tri-Gate三柵極設計，將重新設計晶體管底層結構，克服當前技術的物理、性能極限，增強柵極控制，性能大大提升。三星的GAA技術叫做MBCFET(多橋通道場效應管)，這項技術的特點是實現了柵極對溝道的四面包裹，源極和漏極不再和基底接觸，而是利用線狀（可以理解為棍狀）或者平板狀、片狀等多個源極和漏極橫向垂直于柵極分布后，實現MOSFET的基本結構和功能。這樣設計在很大程度上解決了柵極間距尺寸減小后帶來的各種問題，包括電容效應等，再加上溝道被柵極四面包裹，因此溝道電流也比FinFET的三面包裹更為順暢。在應用了GAA技術后，業內估計基本上可以解決3nm乃至以下尺寸的半導體制造問題。
這里推薦大家觀看一個三星官方的介紹視頻，里面簡要的介紹的三星Foundry體硅、FIN-FET、GAA三種技術演進。 【視頻】 ??在 14nm 節點，由于FinFET 鰭的寬度只有 5nm 左右，溝道寬度的變化可能會導致不良的V,以及驅動電流的變化等。 采用全包圍柵 (Gate-All-Around Rectangular, GAAR)器件結構是 FinFET 器件的自然延伸 。 在這種結構中，柵極結構將鰭形溝道全部包裹起來，進一步改善了器件對短溝道效應的控制。 然而由于工藝的限制，這些 GAAR 型器件的溝道多為長方體形狀，不可避免的銳角效應使得矩形溝道截面中的電場仍然不均勻。 更進一步 ??2011 年初，Intel 公司在其 22nm 工藝技術節點上首次推出了商品化的 FinFET 產品 Ivy-Bridger 10 。 其器件結構與早期 Hisamoto 的 Delta FET 及其相似，如圖16所示，只是省略了局域化襯底絕緣隔離工藝，依舊采用阱隔離技術將溝道與體硅襯底隔離開來。 環柵納米線器件因其更優異的靜電完整性和彈道輸運特性，有望取代 FinFET 并應用在 10nm以下節點。 但由于PN結漏電問題，也將面臨一些挑戰。
第三代半導體??第三代半導體材料則是以GaN和SiC為代表的寬禁帶半導體材料，多用于短波長光電子器件，高溫電子器件和電力電子器件等。 寬禁帶半導體材料發展至今已有許多種類，他們有著不同的特殊性質，從而應用在不同的領域。 當前主要的寬帶隙半導體主要分為三大類：Ⅲ族氮化物、Ⅱ-Ⅵ族半導體和Ⅳ族單質或化合物半導體。 ??Ⅲ族氮化物主要包含GaN、InN、AlN及以它們為基礎的三元化合物AlxGa1-xN，InxGa1-xN。 ，是一種具有寬光學窗口、耐高溫、性能優越的半導體光電子材料，可用于研制發光器件、激光器件、電力電子器件，特別是短波紫外發光器件。 Ⅲ族氮化物有著諸多特點，決定了他們在光電子器件的應用十分廣泛。 首先，它們均為直接帶隙化合物，輻射復合效率高，適用于發光材料及發光器件，其中二元/三元/四元化合物之間形成多層異質結構，如量子阱和二維電子氣等，可以進一步提高輻射復合效率，以及提高電子遷移率。 其次，其帶隙范圍覆蓋整個可見光到深紫外波段，特別是在短波長方面，目前是仍是最佳選擇。 此外，相較于ZnO，ZnSe，SiC等材料，Ⅲ族氮化物有著結構穩定，耐腐蝕，長壽命的優點。 ??Ⅱ-Ⅵ族半導體主要包含ZnO，ZnS，ZnSe 和相關化合物。 Ⅱ-Ⅵ族半導體主要用于發光材料和紅外光學材料。 其中ZnO是纖鋅礦結構的半導體材料，禁帶寬度為 3.37 eV 11 ，其激子束縛能(60 meV)比 GaN(24 meV)、ZnS(39 meV)等材料高很多，如此高的激子束縛能使它在室溫下穩定，不易被激發(室溫下電離能為 26 meV)，降低了室溫下的激射閾值，提高了 ZnO 材料的激發效率。 基于這些特點，ZnO 材料是一種具有優異光電性能和壓電性能的寬禁帶半導體材料。 它既適合制作高效率藍色、紫外發光和探測器等光電器件，還可用于制造氣敏器件、表面聲波器件、透明大功率電子器件、發光顯示和太陽能電池的窗口材料以及變阻器、壓電轉換器等 12 。 ZnS通過摻雜Ag，Mn，Cu等可以獲得不同波長的熒光。 此外，ZnS也用作紅外ss光學材料，從可見波長透射到略高于12微米。 ZnSe則用于形成II-VI發光二極管，二極管激光器，以及紅外光學材料。 ??Ⅳ族單質或化合物半導體主要包括SiC，金剛石，C60（0D），碳納米管（1D），石墨烯（2D）等。 在寬禁帶半導體材料領域就技術成熟度而言，碳化硅是Ⅳ族材料中最高的，是寬禁帶半導體的核心。 SiC 材料是 IV-IV 族半導體化合物，具有寬禁帶(3.2 eV)、高擊穿電場(4×106 V·cm-1)、高熱導率(4.9 W·(cm·k)-1)等特點 13 。 利用SiC材料可以制備多 種類型的器件，包括光電器件、高溫電子器件、耐輻射器件、高功率／高頻率器件、微機電系統，及作為其他器件的襯底材料等。 金剛石除了我們熟知的自然界存在的硬度最高的材料的特點以外，還具有禁帶寬度大（5.5eV），熱導率高，傳聲速度最高，介電常數小，介電強度高等特點。 金剛石集力學、電學、熱學、聲學、光學以及化學等優良性質于一身，是很有前景的第三代半導體材料。 碳納米管和石墨烯則是近年來十分熱門的新型半導體材料，碳納米管具有超常的強度、熱導率、磁阻，且性質會隨結構的變化而變化，可由絕緣體轉變為半導體、由半導體變為金屬，在觸控屏幕和未來電腦有著應用前景；石墨烯則叩開了二維材料世界的大門，其超高的遷移率，良好的機械特性使得石墨烯及其衍生材料在半導體電子器件上有著廣闊的應用前景。 ??未來，硅將繼續主宰半導體制造，然而，越來越多的設計師正在轉向替代半導體，材料和制造工藝價格變得越來越實惠。這些材料主要包括化合物半導體碳化硅（SiC），銦鎵磷化物（InGaP），磷化銦（InP）和氮化鎵（GaN）等。其中，GaN已經開始帶來重大收益，特別是在那些速度快，頻率高，效率高，耐熱性強，高功耗的應用領域。除了硅器件之外，采用新材料和制造工藝的電路已經實現突破，如用GaN制成的器件。這些材料已經創造出了一些有趣的新晶體管類型。
納米材料&二維材料如果說第三代半導體屬于推進摩爾定律征途上的另辟蹊徑，那么二維材料應用于集成電路暫時就還是一個沒有圓的夢想！ 當摩爾定律真的走向極限，傳統的材料統統失靈，人們不得不思考究竟還有什么材料可以代替傳統材料。它們既能保持傳統材料作為半導體的基本特性，可以加工成邏輯電路，又可以做到加工工藝到3nm以下，做到更高的集成度。 這個我不想細寫，因為現在材料科研界全是在搞這個，graphene（石墨烯）、h-BN（氮化硼）、TMDs（二維金屬硫族化合物）、CNTs（碳納米管），一搜papers ，reviews一大堆。 講真我要吐了，一搜papers ，reviews一大堆，性能吹的滿天飛，一個產品都沒有。別問，問就是石墨烯散熱，石墨烯電池。 不過吐槽歸吐槽，真的挺希望這些研究將來真的能發揮作用，給摩爾定律續一波命。 等哪天基于二維材料的高性能芯片真的出來了，我就來還愿！ References[1] S. Thompson et al., “A 90 nm logic technology featuring 50 nm strained silicon channel transistors, [2] S. Thompson et al., “A logic nanotechnology featuring strained-silicon,” IEEE Electron Device [3] S. Tyagi et al., “An advanced low power, high performance, strained channel 65nm technology,” [4] R. Topaloglu, “Standard cell and custom circuit optimization using dummy diffusions through STI [5] P. Bai et al., “A 65 nm logic technology featuring 35 nm gate lengths, enhanced channel strain, 8 Cu [6] C. Auth et al., “45 nm high-k metal gate strain-enhanced transistors,” Intel Technology Journal, vol. [7] K. Mistry et al., “A 45nm logic technology with high-k metal gate transistors, strained silicon, 9 Cu [8] “A Review Paper on CMOS, SOI and FinFET Technology” https://www./articles/41330/cmos-soi-finfet-technology-review-paper.html [9] 納米集成電路制造工藝，張汝京等編著，一2 版．—北京：清華大學出版社，2017. [10] Jan C H, Bhattacharya U and Brain R et al. A 22nm SoC platform technology featuring 3-D tn-gate and high-k/metal gate. optimized for ultralow power, high performance and high density SoC application [CJ. Honolulu, Hawaii: IEDM. Tech. Digest, 2012: 44-47. [11] R. Thangavel, V. Sabarinathan, S. Ramasamy and J. Kumar Mater. Lett. (2007) [12] D. C. Look Mater. Sci. Eng. B Solid-State Mater. Adv. Technol. 80, 383–7 (2001) [11] R. Thangavel, V. Sabarinathan, S. Ramasamy and J. Kumar Mater. Lett. (2007) [12] D. C. Look Mater. Sci. Eng. B Solid-State Mater. Adv. Technol. 80, 383–7 (2001) |
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來自： Long_龍1993 > 《半導體基礎知識》
