CTS介紹——CTS(1)

這是集成電路物理設計的第八個系列【CTS】的第三篇文章，本篇文章主要介紹CTS相關內容：

01

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CTS Goals

• 滿足時鐘樹design rule constraints (最高目標)

  maximum transition 

  maximum load capacitance

  maximum fanout

  maximum buffer levels
  

• 滿足時鐘樹的target (最好達到)

  maximum skew

  minimum insertion delay

• DRC可控
  

如何選擇clock cell?

• clock cell的命名規則參考：Standard Cell 介紹——Cell命名規則與特性

• clock cell一般包括：Inverter, Buffer, Mux, Nand, Nor等等。

• 一般會剔除掉驅動很弱的CK Cell，這是因為這些cell的delay很大，且容易產生DRV問題，Variation變化很大。同時這些cell在不同corner下的表現差別很大，容易受到route的影響。

• 一般也會剔除驅動很強的CK Cell，這是因為這些cell的驅動所需電流很大，很容易出現IR Drop問題和EM問題，并且這會顯著增加clock network上功耗。

• 限制CTS所使用的cell，可能會節省CTS的runtime。

some tips

• 在進行CTS之前，是否有clock cell存在，這些cell是否需要預先擺放？

• 是否存在dont touch屬性的clock network?

• 是否設置了CTS所需要的驅動單元列表，列表內容是否完備（如inv和buf都存在不同驅動）？

• 是否設置了合理的時鐘樹NDR?

• 是否合理設置了時鐘樹的性能指標（skew, latency, transition, max fanout， max capacitance等）？

• 是否開啟了MMMC時鐘綜合策略？

• 是否設置了繞線的max layer和min layer?
  

CTS flow

參考文獻