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4）FD-SOI MOS器件： 4.1 當(dāng)MOS器件的特征尺寸不斷縮小至22nm及以下時，提高溝道的摻雜濃度和降低源漏結(jié)深已仍不能很好的改善短溝道效應(yīng)。在SOI絕緣層上的平面硅技術(shù)基礎(chǔ)上提出FD-SOI晶體管。研究發(fā)現(xiàn)要使FD-SOI有效抑制短溝道效應(yīng)，并能正常工作，絕緣層上硅膜的厚度應(yīng)限制在柵長的四分之一左右。FD-SOI晶體管的溝道厚度很小，下面緊貼著埋層氧化物，柵的垂直電場可以有效的控制器件的溝道，從而降低了器件關(guān)閉時的漏電流，抑制短溝道效應(yīng)。SOI晶片有三層：1. 硅的薄表面層（形成晶體管）；2.絕緣材料埋層；3.用于支撐的硅襯底。圖3.和圖4是CMOS集成電路體硅平面結(jié)構(gòu)、FD-SOI結(jié)構(gòu)與FinEFT結(jié)構(gòu)對比。
掩埋氧化層是為了減少寄生結(jié)電容。寄生電容越小，晶體管工作越快。埋入氧化層薄到與溝道的深度相同，硅薄膜限定了源漏結(jié)深，且不存在遠(yuǎn)離柵極的泄漏路徑。同時也限定了源漏結(jié)的耗盡區(qū)，減少源漏耗盡區(qū)橫向擴展寬度，可改善DIBL，短溝道效應(yīng)，亞閾特性，降低電路的靜態(tài)功耗。此外，F(xiàn)DSOI晶體管無需溝道摻雜，可以避免隨機摻雜漲落效應(yīng)，從而保持穩(wěn)定的閾值電壓，同時還可以避免因摻雜而引起的遷移率退化。采用FD-SOI的功耗更低，成本更少。(圖5B) 4.2 FD-SOI特點如下 4.2.1 FD-SOI優(yōu)勢 1.FD-SOI具有低功耗，防輻射，低軟錯誤率，耐高溫和EMC。2.漏/源寄生電容減小，,提高了器件頻率，降低漏電流與功耗。與體硅CMOS相比，器件的延遲和動態(tài)功耗更低。3.具有背面偏置能力，還可以降低電源電壓，20nm厚度的氧化埋層 類似第二個柵氧化層（襯底是柵極）襯底加偏置電壓可以獲得調(diào)節(jié)閾值電壓VT效果。（加強柵對溝道的控制能力） 4.消除了閂鎖效應(yīng)。5.與硅工藝相容，可減少13-20%工序，具有更好的mos器件特性，SOI器件的亞閾值特性更好。5.浮體效應(yīng)很小。6.FD-SOI的生態(tài)圈已涵蓋工具廠商、IP廠商、設(shè)計服務(wù)廠商、芯片廠商、制造廠商等，以提供易于獲取的即插即用方案，可以最大限度降低客戶成本。 4.2.2.存在問題：1.自加熱效應(yīng)。在SOI器件中，有源薄體在氧化硅上，氧化硅是絕熱材料。在工作期間，有源區(qū)域消耗功率產(chǎn)生的熱量不容易消散。導(dǎo)致硅薄體的溫度升高，降低了器件的性能。2.晶圓埋入氧化層的制造工藝復(fù)雜，價格較貴。晶片的成本高于體硅晶片，且SOI晶圓合格供應(yīng)商的數(shù)量有限。 4.3 FD-SOI制造工藝（FEOL）;見附錄1 4.4 SOI- FinFET 4.4.1 FinFET與SOI相比，F(xiàn)inFET目前在高密集成運算（性能高、能耗大）占據(jù)上風(fēng)。具有更高的驅(qū)動電流。在FinFET中，應(yīng)變技術(shù)可用于增加載流子遷移率。但FD-SOI的埋層氧化硅絕緣層切斷了漏源與襯底的亞閾值漏電流，使器件可以徹底關(guān)斷。結(jié)合兩者優(yōu)點形成了SOI- FinFET 4.4.2 在FD-SOI襯底中存在氧化硅埋層，FinFET結(jié)構(gòu)里，源漏都是做在立起來的鰭上，面襯底幾乎是用來支撐的，利用SOI晶圓和類似前述FinFET工藝，在鰭上面有源區(qū)可以形成SOI FinFET結(jié)構(gòu)。如圖Y/圖Y1/圖Y2。
IBM曾預(yù)言工藝技術(shù)到7nm工藝節(jié)點以后，F(xiàn)D-SOI也將從2D發(fā)展到3D，即發(fā)展為SOI FinFET工藝。FinFET鰭的下面連接著阱和襯底，還有可能在漏源與襯底之間漏電。若在源漏下方形成局部埋層氧化硅隔離，將鰭制作在埋層薄膜上，切斷了漏源與襯底之間漏電通道，就成為SOI-FinFET結(jié)構(gòu)。SOI-FinFET主要應(yīng)用于頻率較高和低功耗領(lǐng)域，如物聯(lián)網(wǎng)和移動設(shè)備領(lǐng)域。 5）深度耗盡溝道DDC cmos器件 5.1 除了FD-SOI和FinFET之外，深度耗盡溝道DDC技術(shù)也可實現(xiàn)全耗盡型溝道。SuVolta使用淀積工藝在傳統(tǒng)體硅平面型MOS溝道下方埋入PN結(jié)，當(dāng)PN結(jié)反偏時，會在溝道下方形成耗盡區(qū)，可以起到和FD-soi在溝道下方埋入氧化物同樣的效果。同時還可以減薄溝道的厚度。這樣在柵極的控制下溝道便可以處于全耗盡的工作狀態(tài)。 5.2 DDC技術(shù)在不影響速度、不降低性能、不增加生產(chǎn)成本的前提下降低功耗百分之五十，甚至可以降低功耗達(dá)百分之八十或更多。該結(jié)構(gòu)在柵極加偏壓時形成深度耗盡溝道。在典型應(yīng)用中，DDC溝道包括幾個部分：未摻雜或輕度摻雜區(qū)，VT設(shè)定區(qū)以及屏蔽區(qū)。未摻雜或輕度摻雜區(qū)去除溝道中的雜質(zhì)以形成深度耗盡溝道。這將減小隨機雜質(zhì)波動從而實現(xiàn)降低VDD，并提高載流子遷移率以增加有效驅(qū)動電流。 VT設(shè)定區(qū)設(shè)定晶體管閾值電壓而不影響載流子遷移率。該區(qū)也將改善傳統(tǒng)mos器件的VT分布。 屏蔽區(qū)起屏蔽電荷并設(shè)定耗盡層深度的作用，并且其基體效應(yīng)使得在需要的時候通過偏壓動態(tài)調(diào)節(jié)VT成為可能。晶體管的溝道部分由于形成多重不同濃度的雜質(zhì)層，減少雜質(zhì)波動這一造成閾值電壓(Vt)不均的重要因素的影響，從而達(dá)到降低電源電壓的目的。 5.3 成本領(lǐng)先是企業(yè)競爭第一策略。降低功耗并控制成本是物聯(lián)網(wǎng)市場的關(guān)鍵，已成為半導(dǎo)體行業(yè)的最大課題之一。DDC是Si基底的耗盡型溝道器件，通過簡單的體硅平面加工工藝制成,因采用傳統(tǒng)的平面CMOS結(jié)構(gòu)，替代昂貴的3D工藝也避免使用SOI初始晶圓的高額成本。 5.4制造DDC不僅可以使用現(xiàn)有的生產(chǎn)線裝置，同時在電路設(shè)計方面也可以靈活運用現(xiàn)有的裝置。使得半導(dǎo)體供應(yīng)商和制造商能夠繼續(xù)使用他們已有的設(shè)計和IP流程，從而節(jié)省設(shè)備和設(shè)計改變所帶來的天價成本。 5.5 DDC通過降低工作電壓來實現(xiàn)低功耗運行。通過控制VT波動提高器件參數(shù). 1.工作電壓降低百分之三十而不影響效能; 2.大幅降低漏電流; 3.允許芯片不同區(qū)域的電流大小不同.4. 提升良品率。5.DDC器件允許設(shè)定多重VT，6.提高溝道載流子遷移率從而增加驅(qū)動電流至少10%;7.減小漏極引發(fā)勢壘降低(DIBL);8. 提高基體效應(yīng)系數(shù)以實現(xiàn)更佳VT控制。DDC具有在超低電壓下可保證器件正常工作與超低漏電技術(shù)。在相同的工作速度下，55nm DDC較傳統(tǒng)55nm CMOS工藝降低了46%的總體功耗，較傳統(tǒng)40nm工藝降低了18%。此外，超低漏電器件也將泄漏電流從皮安(pA)即10-12A降低到毫皮安(fA)即10-15A。 l 有人說富士通等小公司因資金不充裕，無法加入SOI-FinFET競爭，因而DDC受到類似富士通之類小公司的青睬，我國中小IC企業(yè)資金比富士通充裕嗎？ 5.6 .DDC-FinFET器件：與SOI-FinFET類似，在立體的鰭（Fin）源漏下方形成DDC，則形成了3D立體DDC-FinFET器件或在鰭上制作DDC器件，三面包圍柵同時用高k金屬柵。同樣能夠發(fā)揮FinFET的優(yōu)勢和DDC的優(yōu)勢，使器件性能進(jìn)一步提高。 l 因為FD-SOI-FinFET器件在集成電路中被埋層和淺槽隔離二氧化硅隔熱層包圍，散熱困難。而DDC是體Si襯底的器件，在DDC基礎(chǔ)上制作FinFET散熱效果要好許多。從而不僅解決了FinFET漏源極通過襯底漏電問題，還解決了SOI-FinFET散熱問題。增強柵極對溝道的控制能力。形成較低成本的全耗盡鰭式3D立體DDC-FinFET集成電路。不使用價格昂貴的SOI晶圓，故較SOI-FinFET成本降低且沒有浮體效應(yīng)。且驅(qū)動電流也能增大。 l 此外DDC-FinFET由于是立體結(jié)構(gòu)，比平面DDC在相同面積晶圓基片上器件密度增加了許多，而制作在立體鰭上的溝道寬度增大使驅(qū)動電流增加。 l DDC-FinFET可以這樣做;在類似SOI FinFET埋層氧化層(BOX)處做DDC（見圖Y）。例如先在襯底上淀積各種層制作pn結(jié)，然后利用SADP做鰭，在鰭上制作FinFET，在鰭或襯底做引出端以便控制pn結(jié)反偏，形成耗盡層，減少漏電流。 4. 其他納米器件： 6.1為提高納米器件性能，還出現(xiàn)了環(huán)繞柵無結(jié)場效應(yīng)器件GAAC。在SOI襯底上圓柱體器件漏源摻雜都是P型（無結(jié)）。絕緣介質(zhì)柵將整個圓柱體溝道包裹，其外層包裹金屬柵（圖GAAC-a透視圖）。溝道內(nèi)多子（空穴）在圓柱體內(nèi)由源到達(dá)漏極。通過柵極偏置電壓使溝道內(nèi)多子積累或耗盡，控制溝道電流，還可采用高遷移率Ⅲ-Ⅴ族化合物替代應(yīng)變硅溝道提高器件速度。如圖GAAC： 總之，各種工藝都是要提高納米級器件的載流子速度和驅(qū)動電流，同時要最大限度的減小漏電流，降低功耗。電子開關(guān)（納米MOS器件）輸出電平1,0要顯著分明。 6.2據(jù)說3nm工藝節(jié)點，三星便開始拋棄FinFET 技術(shù)，轉(zhuǎn)而采用GAA（環(huán)繞柵極）納米技術(shù)。三星的GAA技術(shù)叫做MBCFET(多橋通道場效應(yīng)管)也是3D立體結(jié)構(gòu)。其他新型納米器件還有：無結(jié)場效應(yīng)管、量子阱FET、及硅光子技術(shù)、碳納米管，石墨烯、二硫化鉬等等. 6.3 立體堆疊封裝.除了在晶圓上實現(xiàn)3D立體芯片之外，為了減少便攜式、穿戴式設(shè)備體積，發(fā)展了MCM/TVS/SIP等3D立體堆疊封裝技術(shù)。一塊PCB上可能有許多IC芯片，占用大量的空間。但多芯片組MCM將多個裸片堆疊封裝在一個外殼里減少了設(shè)備體積,如封裝圖2
更小體積的3D立體堆疊封裝技術(shù)如封裝圖1是TSV(硅片上穿過通孔連接的堆疊封裝）。 附錄1：FD-SOI制造工藝舉例（FEOL先柵工藝）
附錄2：平面體硅的先進(jìn)制程應(yīng)用于立體集成電路FinFET。 3.1隔離：集成電路芯片是數(shù)以億計MOS晶體管緊密的連接集成在一個硅襯底（晶圓）上，硅襯底電阻率僅幾十歐姆-厘米。為確保不同的器件相互之間的電學(xué)隔離（相互絕緣）。又避免隔離區(qū)占用面積大，淺槽隔離STI工藝在0.18μm以后代替了LOCOS。采用刻蝕淺槽填充厚二氧化硅淀積層形成隔離區(qū)，STI改善寄生晶體管及栓鎖效應(yīng)。FinFET同樣需要淺槽隔離。 （眾所周知，PCB電路板上的各種元器件除了引線（含外殼）與電路連接之外，其他地方互相沒有電連接關(guān)系，即互相隔離） 3.2 平坦化，由于特征尺寸不斷減小，光刻線條越來越細(xì)，要保證在平面上極高的分辨率，光刻焦深靈敏度提高了。在凸凹不平的面上，有的地方分辨率會很低，導(dǎo)致光刻曝光邊緣不清晰，腐蝕后圖形變形，芯片的性能質(zhì)量和可靠性受到威脅。因此光刻之前晶圓必須平坦。化學(xué)機械拋光CMP能夠在化學(xué)反應(yīng)和機械力作用下將晶圓精確均勻的把硅片拋光到所需要的厚度和平坦度。（氧化物拋光所用的磨料與鎢拋光、銅拋光所用的磨料不同。被拋光材料不同，磨料也不同）。CMP重要的一點是終點檢測，即研磨到預(yù)期材料厚度時的檢測。例如當(dāng)拋光二氧化硅時，研磨到氮化硅層時，由于氮化硅密度、硬度比二氧化硅強度大，成為研磨拋光的阻擋層，阻止了過度研磨拋光，稱氮化硅為拋光二氧化硅的停止層，也由于儀器檢測到氮化硅，拋光機報警或自動停止即終點檢測。 但CMP也帶來了對硅片的污染，包括磨料顆粒、被拋光材料殘渣、磨料帶來的化學(xué)沾污。還有CMP過程因壓力而機械性的鑲嵌入硅片表面的顆粒、由于靜電力和范德華力而物理粘附在硅片表面的顆粒。CMP后的清洗非常重要，包括雙面毛刷擦洗、兆聲清洗、高壓去離子水洗和旋轉(zhuǎn)清洗干燥設(shè)備。為避免毛刷被顆粒沾污，要使用稀釋氫氧化銨液體沖洗硅片和毛刷結(jié)合。有時清洗液中加入雙氧水清洗或稀氫氟酸短時漂洗。現(xiàn)代的CMP設(shè)備將CMP工藝與清洗工藝集成在一起形成硅晶圓“干進(jìn)/干出”設(shè)備。 3.3高k金屬柵：隨著集成度不斷提高，器件幾何尺寸不斷縮小，工藝也在不斷改進(jìn)。 為了抑制短溝道效應(yīng)【注1】}，提高柵極對溝道的控制能力，提高柵極電容，柵氧化層厚度不斷減薄。對于厚度大于4nm的柵氧化層，SiO2是理想的絕緣體，不會形成柵漏電流。當(dāng)純二氧化硅厚度小于3nm時，襯底的電子以量子形式穿過柵介質(zhì)進(jìn)入柵極，形成柵極漏電流。（量子隧穿）柵極漏電導(dǎo)致功耗增加，IC發(fā)熱且閾值電壓飄移，可靠性降低。為提高介質(zhì)絕緣特性，當(dāng)特征尺寸達(dá)到0.18μm時采用氮氧化硅代替二氧化硅。特征尺寸進(jìn)入90nm節(jié)點，單純減薄二氧化硅尺寸不能滿足器件性能的要求了，于是采用提高氮氧化硅中含氮量以增加介電常數(shù)k，但SiON厚度低于14?會嚴(yán)重遂穿，柵極漏電劇增。45nm節(jié)點之后氮氧化硅已經(jīng)不能滿足mos器件正常工作的要求，開始使用高k介質(zhì)HfO2代替SiON來改善柵極漏電問題，同時采用金屬柵解決費米能級釘扎和多晶硅柵耗盡問題。 高k金屬柵HKMG.采用高k介質(zhì)材料替代SiO2。二氧化硅k=3.9,氮氧化硅k=4~7，高K介質(zhì)(HfO2和,HfSiON）=15~25。同樣等效氧化層厚度時，高k材料的物理厚度是SiO2的3~6倍。因此用較厚的高k介質(zhì)即避免了隧穿，又能有效控制柵極通斷。[EOT=（ko/kh）Th]。 HKMG分為前柵工藝和后柵工藝，45nm及以前HKMG由前柵工藝，(多晶硅柵中嵌入高k介質(zhì)和金屬）技術(shù)取代了SiON作為柵氧化層。特征尺寸28nm及更小時，采用柵后工藝，（置換金屬柵）。后柵工藝是先制作多晶硅臨時柵和柵氧化層，在ILD完成之后刻蝕掉多晶硅臨時柵和柵氧化層，由HKMG填充原來多晶硅柵極的位置（柵很小）。此工藝對臺階覆蓋均勻度要求高，要用原子層淀積ALD淀積高k介質(zhì)和分別適合pmos與nmos功函數(shù)金屬。PMOS金屬柵采用TiN,（或TaN）NMOS采用TiAlN（或TaAlN）作為功函數(shù)金屬層。后柵工藝在淀積完功函數(shù)金屬后，要淀積阻擋層/粘附層Ti/TIN，再CVD淀積鋁子晶層，之后再淀積鋁將金屬柵極連接出去（用熱鋁）。 【注1】短溝道效應(yīng)：當(dāng)源漏耗盡區(qū)寬度之和接近溝道長度時出現(xiàn)短溝道效應(yīng)，導(dǎo)致源漏穿通，漏電流很大，因漏源穿通發(fā)生在阱內(nèi)部，降低漏源結(jié)深，提高溝道摻雜濃度，降低耗盡區(qū)寬度，增加口袋注入降低了漏源穿通可能性，抑制DIBL。采用輕摻雜漏LDD和側(cè)墻工藝改善了熱載流子注入效應(yīng)，從而降低短溝道效應(yīng)。為提高柵極控制漏源電流能力，誕生了HKMG工藝解決了柵極漏電問題，并將其應(yīng)用于FinFET。 3.4熱載流子注入和LDD：為了提高集成度、提高工作速度降低功耗，器件尺寸不斷縮小，但工作電壓沒有按比率縮小，60年代柵長Lg=20μm,工作電壓5V，當(dāng)柵長L=0.35μm時工作電壓3.3V，柵長Lg=45nm時工作電壓1V。（柵長縮小20μm/45nm=444倍，而電壓縮小5V/1V=5倍）可見工作電壓沒有按比例縮小。因此溝道電場強度E=V/Lg不斷增強（漏極附近電場最強），導(dǎo)致載流子速度不斷增加。它們碰撞電離產(chǎn)生新的熱載流子進(jìn)而發(fā)生雪崩效應(yīng)，載流子越過Si/SiO2勢壘進(jìn)入柵極形成柵電流（即熱載流子注入效應(yīng)）。導(dǎo)致器件性能退化。為此采用LDD結(jié)構(gòu)（輕摻雜漏：就是在柵極邊界下方與漏源之間形成低摻雜的淺結(jié)擴展區(qū)，配合重?fù)诫s漏源使漏區(qū)摻雜分布為緩變結(jié)，從而降低了漏區(qū)附近電場強度。這些淺漏源延伸區(qū)的漏源pn結(jié)面向溝道的結(jié)面積減小，距溝道稍遠(yuǎn)處連接摻雜較重的結(jié)深較深的漏源，緩變結(jié)使耗盡層相對溝道擴展范圍較小）。LDD改善了熱載流子注入等短溝道效應(yīng)。 【注2】mos器件工作時，載流子從源向漏運動。溝道橫向電場強度不斷增強，載流子在漏端高電場獲得能量加速，在強場區(qū)發(fā)生碰撞電離，這些高能載流子不再與晶格保持熱平衡，具有高于晶格熱能（KT）的能量，故稱為熱載流子。熱電子會越過Si/SiO2界面的勢壘形成柵電流，熱空穴會流向襯底形成襯底電流。這種由熱載流子形成的現(xiàn)象稱為熱載流子注入效應(yīng)。見圖LDD及電場分布示意。 3.5 口袋注入：短溝道效應(yīng)產(chǎn)生亞閾值漏電（柵壓未達(dá)到強反型時，出現(xiàn)較大的漏源電流即亞閾值漏電）。為減少亞閾值電流，增加一次溝道離子環(huán)狀注入即口袋（pocket）注入以增加溝道區(qū)和漏源區(qū)襯底的雜質(zhì)離子濃度，減小漏源與襯底的耗盡區(qū)橫向擴展寬度（防止漏源穿通）。見示意圖口袋注入。 口袋注入用于0.18μ以下的短溝道器件，（注入離子與阱同類型，n阱注入n型雜質(zhì)，p阱注入p型雜質(zhì)）注入深度大于LDD深度。
3.6側(cè)墻:為了掩蔽LDD結(jié)構(gòu)，防止重?fù)诫s源漏離子注入影響輕摻雜漏，側(cè)墻位于LDD正上方（詳見前面的圖LDD）。90nm以下節(jié)點采用雙重側(cè)墻，多晶硅柵刻蝕完淀積一層氮氧化硅50~150?成為補償隔離，補償隔離刻蝕后留下20?氧化層。LDD注入之后，再做主隔離如圖7
3.7應(yīng)力技術(shù)：特征尺寸90nm及以下時，短溝道效應(yīng)亞閾值電流成為發(fā)展的阻礙，提高溝道摻雜在一定程度可抑制短溝道效應(yīng)，但這樣會增加溝道庫倫散射，使載流子遷移率下降，導(dǎo)致器件速度降低。通過選擇性外延應(yīng)變硅技術(shù)可以提高載流子遷移率。（淀積硅在絕緣體上很難成膜，但在硅襯底暴露區(qū)可外延生長之，即選擇性外延）NMOS漏源生長SiC,PMOS漏源生長SiGe。此外，隨著源漏結(jié)深減小，源漏區(qū)硅的厚度不足以形成金屬硅化物，而外延生長應(yīng)變硅凸起則增加了源漏區(qū)厚度。 應(yīng)變硅SiGe嵌入PMOS漏源區(qū)，在90nm邏輯芯片工藝首次使用。改善空穴遷移率和接觸電阻。可調(diào)節(jié)閾值電壓。器件性能增強。 3.8.金屬硅化物：特征尺寸下降到0.25μm以下，為減小短溝道效應(yīng)，結(jié)深不斷縮小，使得有源區(qū)電阻增加。金屬互聯(lián)接觸孔不斷縮小也導(dǎo)致接觸層電阻變大，為此采用金屬硅化物減低漏源區(qū)及引線孔接觸電阻（同時多晶硅也形成硅化物，降低局部互聯(lián)電阻）。特征尺寸在0.5μm~0.25μm時采用淀積Ti形成鈦金屬硅化物，特征尺寸在0.18μm~65nm時采用鈷Co金屬硅化物。特征尺寸在65nm以下時采用Ni-Pt金屬硅化物。（在鎳靶中加入5%~10%的鉑），鎳鉑合金淀積后兩次RTA退火形成低阻的金屬硅化物。（加入Pt有利于接觸面均勻性，阻止鎳在硅中快速擴散而導(dǎo)致柵極產(chǎn)生翅膀型鎳硅化物。）第一次退火后去除沒有反應(yīng)的NiPt.用稀85℃王水或鹽酸+雙氧水。但常用硫酸+雙氧水比HCl基效果好。為了保護(hù)Ni-Pt膜層用PVD淀積蓋帽層TiN保護(hù)Ni-Pt膜。 3.9超低K介質(zhì)，銅互連：超低k介質(zhì)IMD銅布線，集成電路中多層金屬布線層之間的介質(zhì)厚度約0.5μm,它們之間的分布電容不可忽略，特別是速度較快時。降低分布電容和連線電阻才能提高器件速度，因而采用銅布線互聯(lián)同時采用低k介質(zhì)層減少RC延遲。（0.13μ以上使用鋁互聯(lián)線。0.13μ以下銅互連）。深亞微米器件用低k介質(zhì)（摻氟硅玻璃代替二氧化硅減小寄生電容），0.25μm技術(shù)節(jié)點，RC延遲不可忽略了，要降低容抗。由C=KA/d知.因幾何尺寸A/d不變，只能減小k。二氧化硅k=4.摻入某些元素，可以降低k。碳摻雜氧化硅CDO介電常數(shù)3.0.在65nm采用低k材料≤3.2，納米器件用超低k材料≤2.5.空氣隙架構(gòu)≤2.0.從而降低C容抗。銅互聯(lián)代替鋁降低R。 例如：通孔1和金屬2（雙鑲嵌）：淀積IMD2：SiCN 500?,含低k的PECVD氧化硅-黑金剛石6000?。光刻/刻蝕通孔，通孔中填充BARC并淀積一層LTO,(低溫氧化物）光刻刻蝕，布線槽與通孔聯(lián)通，去除BARC并清洗后淀積Ta/TaN和銅種子層，銅電鍍，CMP平坦化。重復(fù)上述達(dá)到多層布線目的。最頂兩層較厚，分別是無源元件電阻電容層和頂層鋁電源線及封裝用的鍵合壓焊盤窗口。最后淀積氮氧化硅、硼磷硅玻璃、氮化硅層鈍化層密封。 7.后記，芯片國產(chǎn)化幾點建議： 1）盡快普及集成電路芯片制造知識。在引進(jìn)人才的同時，要培養(yǎng)一批熟練精通集成電路制造工藝的人才。除了加強EDA/TCAD教學(xué)外，建議高校微電子專業(yè)要加強實踐與知識經(jīng)驗的培訓(xùn)，要有一定規(guī)模的半導(dǎo)體車間供學(xué)生較長時間實踐實習(xí)（七十年代清華大學(xué)電子系一樓有集成電路車間）強化動手能力和項目管理能力。芯片制造行業(yè)許多專利都來自實踐經(jīng)驗與大量數(shù)據(jù)的結(jié)晶，芯片制造技術(shù)的提高來源于工藝實踐，特別是芯片制造工藝中的Know-how，是經(jīng)過大量反復(fù)試驗、測試總結(jié)出來的經(jīng)驗數(shù)據(jù)和方法。 2）制造半導(dǎo)體器件依賴于設(shè)備，設(shè)備使用極致方可以提高工藝水平。如何制造出與TCAD模擬設(shè)計的器件性能一樣的器件且具有重復(fù)性、再現(xiàn)性、均勻性及高良品率；如何測量檢驗出你做的IC器件性能參數(shù)及可靠性與TCAD模擬的一樣。要靠動手實踐下真功夫。 工藝改進(jìn)，工藝創(chuàng)新，與設(shè)備儀器創(chuàng)新改造要緊密結(jié)合。半導(dǎo)體設(shè)備（含儀器）廠必須緊密與半導(dǎo)體制造廠fab結(jié)合，按照fab要求改進(jìn)設(shè)備性能，以提高芯片質(zhì)量。先進(jìn)設(shè)備必須有技術(shù)精通的工匠操作才能將設(shè)備性能發(fā)揮極致。半導(dǎo)體行業(yè)也要有大量魯班類型的工匠，才能在現(xiàn)有設(shè)備基礎(chǔ)上盡快實現(xiàn)現(xiàn)進(jìn)芯片國產(chǎn)化。 3）芯片制造不僅要性能好、質(zhì)量高、價格合理，還要有忠實的客戶群。只有生產(chǎn)線連續(xù)運轉(zhuǎn)，才能確保按計劃攤銷昂貴的設(shè)備投資。開工不足，芯片成本就會增加。市場銷售也是重頭戲。代工廠foundry必須有許多根據(jù)市場需求而設(shè)計適銷對路的芯片的設(shè)計公司Fabless作為客戶。類似PCB廠，要有許多通信/電子廠不斷設(shè)計出不同的PCB版圖，由PCB廠加工一樣。有了眾多的大大小小的設(shè)計公司Fabless，則大大小小的代工廠foundry可以維持一定的經(jīng)濟規(guī)模生產(chǎn)。foundry眾多則互相競爭，提高質(zhì)量，降低成本。使設(shè)計公司利潤空間加大。還要有類似興森快捷快速加工PCB樣板那樣的芯片代工廠，為Fabless快速加工芯片樣品，以便設(shè)計公司盡快占領(lǐng)市場。此外，芯片市場擴大，使得半導(dǎo)體設(shè)備企業(yè)、原材料、化學(xué)品等企業(yè)也能降低成本提高質(zhì)量，從而促進(jìn)芯片廠foundry設(shè)備、材料國產(chǎn)化，且整機設(shè)備性能質(zhì)量提高。整個產(chǎn)業(yè)鏈、供應(yīng)鏈成本低而質(zhì)量高，才能在提高國內(nèi)外市場的競爭力。芯片國產(chǎn)化才能良性循環(huán)，螺旋上升。重視并支持中小Fabless和foundry在芯片國產(chǎn)化過程中必不可少。 4）組織半導(dǎo)體工藝技術(shù)交流和技術(shù)市場，有償分享積累的經(jīng)驗和Know-how。群策群力進(jìn)行技術(shù)攻關(guān)。不要閉關(guān)自守，不要同行是冤家互相保密。國外阻止技術(shù)輸入我國，我們就要互相激勵和幫助，將芯片制造技術(shù)搞上去。（上世紀(jì)七十年代半導(dǎo)體技術(shù)交流與分享曾極快促進(jìn)IC技術(shù)普及） 5）加強企業(yè)管理，擴大市場，降低成本，重視資金現(xiàn)金流的同時提高芯片質(zhì)量。foundry內(nèi)部要實施精益生產(chǎn)、統(tǒng)計制程管理spc、質(zhì)量體系和6σ管理等。建立合理的激勵機制，全員持股。君子喻于義，小人喻于利。有制度就要實施，實時檢查監(jiān)督PDCA（硬件軟件結(jié)合，電腦程序自動檢查），獎懲分明，強調(diào)執(zhí)行力。創(chuàng)出一條芯片國產(chǎn)化的新路。 不妥之處請指教，謝謝！ 張紅專MBA 保定無線電實驗廠（原保定無線電二廠）高級工程師。2019.4.1 |
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