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PS:社區目前已經開設了下面列舉的前四大后端實戰課程，均為直播課，且均是小編本人親自授課！小編本人是一線12年后端經驗的數字后端工程師。想找一線IC后端技術專家親自帶你做后端實戰項目的同學，可以私信咨詢。 另外，吾愛IC社區并未與任何一家培訓機構進行合作，敬請悉知！遇到項目雷同的情況，請大家查看公眾號歷史文章發表時間就可以清楚知道緣由了。在其他地方報名課程的同學，小編這里是不支持項目答疑和遠程協助的！
吾愛IC社區目前主營業務 1 技術咨詢（包括技術難題咨詢，項目tapeout review等） 支持個人與公司的項目技術支持。也支持公對公交易和開票！ 2 項目外包服務（承接范圍從綜合到GDSII out） 小編擁有12年數字IC后端實現經驗，精通數字Top，高性能CPU，復雜時鐘結構的設計實現。先后順利tapeout過40顆 大型SOC芯片，面積最大為150mm2。 涉及的主要工藝有T55,T40,T28,T22,T16,T12,T7,S14,S8,GF40,GF28,GF22,SMIC55,SMIC40,SMIC28,SMIC14,SMIC12,UMC28等工藝。 支持后端項目外包 基于外包項目對企業員工進行針對性培訓！小公司后端項目包年服務，8萬起（公司整年后端項目一次性承包）！ 3 IC后端訓練營 提供高端服務器和公司實際項目給學員實操(TSMC 28nm Cortexa7core項目)，每日及時解答所有學員當天所有疑難問題。實操遇到問題還可以申請遠程協助登錄服務器一起解決實際項目問題。 對于應屆生或者想轉行的同學，可以通過這個訓練營進行學習實戰，在一個月左右即可拿到理想的offer。 經過前面26期訓練營的積累，目前社區訓練營在行業內的影響力越來越大，口碑越來越好。企業也普遍青睞社區訓練營的學員。毫不夸張地說，只要學員簡歷中寫上咱們的這個項目，基本上都是優先錄取。這背后的底層邏輯，各位細品，慢品。 社區訓練營整體知識體系可以復制下方鏈接到瀏覽器進行查看。 https://alidocs.dingtalk.com/i/p/QqWXw073xd4Z2m31/docs/QqWXwnN058prxz31 后續IC后端訓練營會全面升級，項目會增加TSMC Double Pattern 12nm的A72(Maia_cpu的)項目，價格將會大幅提高。所以目前的4999的訓練營課程只開放到下一期（留給部分提前預約的同學），后面就全面采用升級后的課程了（新課程新價格）。 吾愛IC社區第27期IC后端訓練營將于本周六正式開班(最后一期4999直播課) 2023杰理科技數字IC后端筆試真題（24期IC后端訓練營開營啦） 4 知識星球高端技術學習交流社區 小編運營的高端技術交流社群——知識星球也累計運營了近6年，聚集了2903位星友（目前IC行業第一大高端付費技術社區）。隨著社區會員數量越來越多，社區內容運營以及管理成本也隨之提高。為了給各位持續提供更全面，更系統，更接地氣的優質內容，社區決定采用階梯式定價，星球人數每增加100人，星球門票將上調20元。目前星球價格即將調成348元。 5 研究生畢業設計指導（僅數字IC后端實現方向，可以提供先進工藝庫和使用項目數據） 提供四核A7/A55/A72頂層低功耗設計實現數據和指導，工藝可以根據需要選擇TSMC 28或TSMC16等先進工藝（也可以支持7nm 工藝）。學生可以根據這個項目來展開論文，提供技術和寫作指導。 今天分享咱們社區某位學員提問的20個時鐘樹綜合相關問題。大家也可以借此機會再復盤下這些復雜時鐘結構設計的時鐘樹綜合做法。 Q1：MUX的兩個input pin為什么要設置成floating pin 是為了讓A 和B不用做blance嗎？為什么不直接把 A B設置成ignore pin 再在output pin那邊create clock或者create generate clock呢，是不是遇到所有的MUX都要這樣設置才是最優解 ，此外漏tree的意思是從 mux_out出來的CGC和K1那一塊的CK PIN都不會連接到clk root上 ，就是把clock 當data長最后它們的ck pin會連接哪里？
Q2: 假如在一個clock spec里面 create ccopt clock tree 兩次,且source的clock root都不是同一個，最后怎么才能把兩個不同clock root的tree長到一起（如圖所示先讓A和C做balance ,再長一顆從clk_Out為root的tree,如何讓這兩顆clock tree最后長到一起）
Q3：對這個順序也有疑惑。第一步（紅框）set property之后并沒有長tree，而是緊接著創建了一個讓B做balance的clock tree，這樣不會覆蓋之前set ccopt property里面的操作嗎？此時時鐘的起點不是變成了 macro/clkout ，macro/clkout前面一段不是會漏掉tree ，最后一步藍框里的set_ccopt_property source_latency $source_latency -clock_tree for_macro是在合并tree嗎？ 但這樣做我的理解是for_macro的tree和本來做balance的A C的tree clock_latancy保持一致了，但A C上的sink點怎么最終能和B上的sink點長到一起呢？
Q4: SDC中的命令和clock spec文件是如何關聯的？
Q5: 這個紅框里面的main_skew_group_for_macro指的是哪一個？不是應該指定B1，B2的clk端嗎?不然工具如何知道這兩個sink點屬于這個main_skew_group_for_macro skew group的? Q6: 一個clk domain下在clock spec里能創建兩個不同的skew group嗎 ？CTS默認是讓一個clock domain 的同一個skew group里的包含的sink點做balance？還是直接讓工具把同一個clock domain下的所有sink點都做balance？ Q7: 什么時候可以clone MUX 或者clone ICG(我記得工具可以自動做clone，但怎么能將clone的ICG放在我想要的固定位置) Q8: 為什么在DIV的Q端create_clock 后Register Set2的所有clock tree都會missing掉，漏tree是什么樣的情況？如果在寄存器的輸出端Q分別定義create_clock和create_generated_clock,各自長clock tree的行為有何不同？
Q9: 如圖所示，為什么分頻器后定義了generated clock，且top和block之間接口時序檢查的時鐘即為Clock A，在ICG1后的寄存器和分頻器（DIV2）后的寄存器之間無時序檢查？那如果要優化DIV后的路徑一般怎么設置？在DIV input pin前create clock和在DIV output pin之后create clock有什么區別？
Q10: create_ccopt_clock_tree -name icg_**** -source ****ICG/Q -no_skew_group 和 在DIV2 intput pin前create_clock有什么區別? https://alidocs.dingtalk.com/i/nodes/mdvQnONayjBJKmy4bRvLWPY2MeXzp5o0?doc_type=wiki_doc# 「如何通過Clock ECO的方式來改善setup和hold?」 Q11: 不同ICG后面的REG是都沒talk嗎？還是圖中的只是特殊情況？怎么判斷不同ICG后面的reg有沒有talk？ Q12:比如我跑完CTS之后我發現有violation ，然后我指定某個點insetion delay 。但是此時我set_ccopt_property insertion_delay 200ps –pin FF1/CK，我還需要重新從pre_cts的design重新開始跑嗎？那工具每次長tree會不會都不太一樣 ？會不會上一回只要做短200ps ，這一把我需要做短300ps？此外如果我不從prects開始跑，直接從長完tree之后的design開始跑，設置set_ccopt_property insertion_delay 200ps –pin FF1/CK之后，有什么辦法能寫入到clock_spec里面？重新source clock spec 嗎？ Q13: 我在place階段開啟了usefulskew 和early clock flow，這些設置需要再在clock spec里面在設置一次嗎，還是工具自動就能讀取到place階段調的clock tree，直接寫入到我create_ccopt_clock_spec里？假如我在CTS里面skew_group里設置了target_insertion-delay會覆蓋掉uskful skew設置的值嗎？ Q14: 這個setup 0.1 值是經驗值嗎？還是根據report上en端報出來的timing violation設置的？如果是的話，是不是還要從place前的那一步開始重新跑？
Q15: ICG的CK屬于through pin 如果真的如圖所示 ICG的后面沒有reg那最后那個ICG是否也不在tree上？圖中紅框處是否遺漏了一個DIVFree分頻器?
Q16: 如果只是一個io port 也可以做balance嗎 CTS本質不是將所有的DFF/ck pin做balance嗎 ?單獨一個output pin沒有instance，如果把它設置成ignore pin，它也能長tree過去嗎？如圖所示這一個pin雖然物理位置離root很遠，但是幾乎沒有output load，clock tree cluster的時候應該clock latency很短吧 ？為什么變成了時鐘clock tree關鍵路徑？
Q17: 做時鐘樹綜合時為什么ignore pin可以理解為floating =0的pin ？ignnore pin 不是可以不用balance的stop pin 而floating=0 不是需要balance的 stop pin嗎？ Q18: 老師這個具體指令能提供一下嗎？還有就是IP2 和IP3 為什么要設置一個特殊的insertion delay 呢？分段長clock tree的基本思想到底是什么？
Q20: 在sdc中設置了set_clock_sense -stop_propgation -clock CLK [get_pins XXX/A] ，是不是等效于給這個XXX/A pin設置了stop pin？它和set_disable_timing，set_case_analysis有何關聯？
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